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FlipFlop D Asincrono Il FlipFlop D è una rete sequenziale asincrona che si comporta da memoria. E' caratterizzato, nella versione più semplice, da 2 ingressi (D e C) e un'uscita e ha il comportamento di mandare sull'uscita il segnale D, solo in presenza del fronte positivo dell'ingresso C; nelle altre configurazioni d'ingresso, l'uscita rappresenta la memoria del dispositivo, ovvero l'ultimo valore dell'ingresso D correttamente campionato. Tale dispositivo però nella forma più semplice non presenta le due uscite- una la negata dell'altra- caratteristiche dei flip-flop; per questo motivo in commercio ne esistono di più complessi che ovviano a questa mancanza.
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Schematico Xilinx
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Simulazione Behavioral La simulazione si interrompe dopo 450ns.
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Simulazione Post-Route Dalla simulazione post-route si può calcolare il ritardo introdotto dalla rete sull'uscita: 7,5ns circa
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