MS - NA62 TDAQ INFN – Settembre 2011 TDAQ in generale Distribuzione clock/trigger: progetto definito, moduli finali in arrivo (?), installazione prevista.

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1 MS - NA62 TDAQ INFN – Settembre 2011 TDAQ in generale Distribuzione clock/trigger: progetto definito, moduli finali in arrivo (?), installazione prevista inizio 2012 Piano veloce di muon veto (D/RU): in costruzione Qualche simulazione di trigger SW L1 Odoscopio carico di NA48 per 2012 (soltanto!): PG Crates comuni (“standard CERN”, 10KCHF) prototipi ricevuti, in attesa di validazione (Roma 2/LNF) per ordini Online: specifiche scritte, manca responsabilita’ Farm: vedi computing group Prosegue (in misura limitata) R&D per trigger su GPU (CERN/Pisa) Dry run: 1 mese (Giu-Lug 2012) Il TDAQ rimane sul critical path (manpower)

2 MS - NA62 TDAQ INFN – Settembre 2011 Sub-detectors TDAQ ReadoutTrigger L0L1L2 GTKStandalone ●●-- RICHTEL62/TDCB ●●Single-TEL62 2012 ●● Multi-TEL62(GPU?) 2013 ● GPU? ● LAVTEL62/TDCB ●●Single-TEL62 2012 ● Multi-TEL62 2013 ● ? LKr/L0--TEL62/Custom 2012 ●?-- LKrCustom(CREAM) ●-- CHANTITEL62/TDCB ●●--? CHODTEL62/TDCB ●●Single-TEL62/GPU? 2012 ●? CEDARTEL62/TDCB ●●-- STRAWSCustom ? ● TEL62/TDCB ? --2013 ● IRC/SACTEL62/? TEL62/TDCB? ●● --? MUVTEL62/TDCB ●●Single-TEL62 2012 ●HAC? ●=design ●●●●●=done

3 MS - NA62 TDAQ INFN – Settembre 2011 (1) TDC board ● 12 schede versione finale prodotte (differente montatore): da distribuire nella collaborazione per test/validazione ● Produzione completa 2013 Ulteriore pre-produzione nel 2012 dopo validazione ? ● Firmware “abbandonato” per la seconda volta, completato con soltanto funzionalita’ di base, distribuibile. Riscrittura (e simulazione) auspicabile ma al momento non possibile. ● Setup di test completo da allestire a Pisa PISA 1500 EUR / scheda 500 EUR / 4 cavi

4 MS - NA62 TDAQ INFN – Settembre 2011 ● PCB layout al CERN: ~3 mesi (26640 CHF) ● Prototipo (2 PCB + 1 montato) disponibile da 6/2011 ● TELL1 disponibili in quasi tutti i gruppi, per training e test TDCB ● Produzione ~10 schede fine 2011 (3500EUR/scheda) per vari rivelatori nei test 2012 ● Acquisto tutti componenti 2011 (o inizio 2012) ● Radiation test atteso (su TELL1, Birmingham) ● Validazione nei test 2012, produzione completa 2013? ● Setup di test con Roma 2 (test presso ditta o INFN) (2) TEL62 PISA

5 MS - NA62 TDAQ INFN – Settembre 2011 Firmware TEL62 ● 70% diverso da LHCb, lavoro impegnativo ● Problema di manpower a Pisa ulteriormente peggiorato, nessuna soluzione per ora dalla collaborazione ● Necessario contributo della collaborazione: prima riunione per definizione/divisione lavoro ● Prioritizzazione delle funzionalita’ (limitate nel 2012) PISA + HELP!

6 MS - NA62 TDAQ INFN – Settembre 2011 Produzioni schede TEL62TDCB+Cables TotalOf which: spares Of which: in 2011 TotalOf which: spares Of which: in 2011 RICH6212042 LAV15335072 LKr/L04682000 CHANTI100401 CHOD100210 CEDAR4011822 STRAWS311000 IRC/SAC210421 LKr211000 MUV212402 811110210 Da finalizzare

7 MS - NA62 TDAQ INFN – Settembre 2011 ● Parte piu’ critica del TDAQ ● Uscita di Pisa, ingresso di Torino (E. Menichetti) ● Soluzione PC-based: PC standard + scheda di interfaccia basata su scheda di sviluppo Terasic con schede figlie custom: Fattibilita’ da dimostrare ! ● 1 scheda comprata a Pisa, sotto studio a Torino 1. Firmware: Ferrara, problema per mantenere manpower 2. Hardware: Torino 3. Software: ? ● Autunno: decidere se possibile prototipo per il 2012 oppure soluzione di ripiego (3) Processore L0 FERRARA + TORINO + ?

8 MS - NA62 TDAQ INFN – Settembre 2011 Manca ancora il lavoro di simulazione MC (4) Trigger L0 LKr ROMA 2 3 schede figlie per TEL62: Interfaccia LKr: disegno in 2011-2012, dipende da R/O LKr CERN Trigger&RO TX: prodotta, in test Trigger RX: prodotta, testata 3 crates Manca la simulazione MC

9 MS - NA62 TDAQ INFN – Settembre 2011 Scheda RX trigger Scheda TX trigger & RO ROMA 2

10 MS - NA62 TDAQ INFN – Settembre 2011 TDAQ INFN: 2011 1. Realizzazione versione "finale" TDBC [PI] 2. Sviluppo del firmware per TDCB [PI] 3. Proposta nuova scheda TEL62, disegno, layout, realizzazione di un prototipo e suoi test preliminari [PI] 4. Inizio definizione del firmware per la scheda TEL62 [PI] 5. Scrittura di software prototipale per la gestione del movimento dati ai PC [PI] 6. Simulazione MC indipendente del trigger di L0, implementazione del pile-up in un programma MC non- ufficiale, studio di trigger software per spettrometro a straw [PI] 7. Continuazione R&D sul uso di GPU nel trigger, misure di tempi per identificazione di anelli nel RICH [PI] 8. Completamento test scheda RX per il trigger di L0 del calorimetro EM [RM2] 9. Implementazione firmware preliminare per scheda TX, sua produzione e test in laboratorio [RM2] 10. Test di latenza nella trasmissione dati FPGA-PC per processore di L0 [FE]

11 MS - NA62 TDAQ INFN – Settembre 2011 TDAQ INFN: 2012 1. Pre-produzione schede TDCB e loro test da parte dei rivelatori [PI] 2. Completamento firmware schede TDCB [PI] 3. Pre-produzione schede TEL62 [PI] 4. Scrittura parziale del firmware per TEL62 [PI,PG,…] 5. Implementazione prototipo processore di L0 [FE,TO,…] 6. Preparazione software comune per movimentazione dati a PC [PI,…] 7. Validazione crates [PI,RM2] 8. Completamento e test slice di trigger al CERN [RM2] 9. Sviluppo e integrazione della simulazione logica di trigger LKr [RM2] 10. Sviluppo della scheda di ricezione dati dal LKr [RM2] 11. Messa in funzione odoscopio carico di NA48 per run [PG] 12. Dry run al CERN per integrazione TDAQ [ALL] 13. Partecipazione al test run al CERN [ALL]

12 MS - NA62 TDAQ INFN – Settembre 2011 Milestones 2011: 31/3/2011: test completo di una slice del sistema LKr/L0: 70% 31/6/2011: test di integrazione TEL62 con mezzanine (TDCB): 90% 31/12/2011: prototipo di processore centrale di L0 2012: 30/6/2012: test sistema TEL62+TDCB al CERN con piu' rivelatori e firmware preliminare 30/6/2012: integrazione del codice di simulazione del trigger LKr nella simulazione ufficiale 30/6/2012: Realizzazione prototipo di processore di L0 31/12/2012: test di una slice del trigger LKr al CERN

13 MS - NA62 TDAQ INFN – Settembre 2011 k€ 2012 450k€ previsti di CORE: posticipo a 2013 ma: Pisa CORE: Sviluppo L0TP: 15 (6 FE, 9 TO) CORE: Crates, CPU: 100 SJ CORE: TEL62/TDCB: 100 SJ Sonda differenziale: 5 (4.199+IVA) Test bench TDCB: 10 Schede di rete per test RO: 5 Roma 2 Trasporto PCB: 1 Impacchettatrice componenti: 2 CORE: mezzanine RX, crate, CPU, cavi per run: 30 CORE: TEL62 e crate per run: 70 SJ