Progetto Asincrono Schematico.

Presentazione sul tema: "Progetto Asincrono Schematico."— Transcript della presentazione:

1 Progetto Asincrono Schematico

2 Specifiche Si vuole realizzare una rete sequenziale asincrona che gestisca l’apertura/chiusura delle veneziane motorizzate. La rete riceve in ingresso 4 segnali di input binari: U, D, P1, P2 che non cambiano mai contemporaneamente. I segnali di input U e D provengono da due tasti di un telecomando. La configurazione UD = 11 non si verifica mai. Per la configurazione UD = 10 le veneziane devono aprirsi per un terzo solo se non erano già completamente aperte, per UD = 01 devono chiudersi per un terzo solo se non erano già completamente chiuse e per UD = 00 la loro posizione deve rimanere invariata. La rete deve agire nel momento in cui uno dei due tasti viene rilasciato dopo essere stato premuto. I segnali P1 e P2 provengono da un sensore che monitorizza la posizione delle veneziane. La configurazione P1P2 = 00 indica che le veneziane sono completamente aperte, P1P2 = 01 indica che sono chiuse per un terzo, P1P2 = 11 indica che sono chiuse per due terzi e P1P2 = 10 indica che sono completamente chiuse. La rete ha due segnali di output binario Z1 e Z2 che controllano un motore elettrico che si fa carico del movimento delle veneziane. Per la configurazione Z1Z2 = 00 il motore rimane fermo, per Z1Z2 = 01 il motore chiude le veneziane, per Z1Z2 = 10 le apre. La configurazione Z1Z2 = 11 è inutilizzata. A seconda degli input, la rete dovrà fornire l’output adeguato.

3 E’ stato adottato il modello di Moore
Diagramma degli stati UDP1P2 (Z1Z2) CHIUSURA 0100 --00 E’ stato adottato il modello di Moore 0111 --11 B 00 C 01 H 00 I 01 0000 0101 --01 0011 0100 E 00 0001 F 01 --10 --01 0111 A 00 L 00 --11 -000 0-10 0101 0011 D 00 G 00 --00 0001 1010 1001 --11 R 10 0001 Q 00 --01 1011 N 10 0010 M 00 --01 1001 P 10 0011 O 00 --10 1010 APERTURA --11 1011

4 Tabella degli stati A - B 00 C D 01 E Q F G H O I L M N 10 P R Z1Z2
UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 A - B 00 C D 01 E Q F G H O I L M N 10 P R

5 Riduzione degli stati B AC C D -- E DF F G H GI I L M LN N O GP IP P Q
Dalla tabella degli stati è possibile ricercare gli stati fra loro compatibili. Due stati sono fra loro compatibili se, ove specificato, per gli stessi ingressi presentano le stesse uscite e portano agli stessi stati o a stati a loro volta compatibili fra loro. B AC C D -- E DF F G H GI I L M LN N O GP IP P Q DR FR R A Analizzando le uscite, si trovano subito molte incompatibilità (croci vuote). Analizzando le altre condizioni di compatibilità, si trovano gli stati compatibili. Si trovano infine le seguenti classi di compatibilità (non tutte massime) [A,E,H,M] [B,Q,G,L] [F] [P] [C,I] [D,O] [N,R]

6 Assegnazione Per le classi di compatibilità trovate è chiaramente verificata la condizione di copertura (ogni stato di partenza deve essere presente in almeno uno stato finale). Per tali classi è verificata anche la chiusura (gli stati futuri di una classe devono essere appartenenti tutti alla stessa classe di compatibilità, se non indifferenti). L’ultimo passo prima della tabella delle transizioni è l’assegnazione delle classi. In questo caso, sono state effettuate le seguenti assegnazioni: [A,E,H,M]  α  000 [B,Q,G,L]  β  001 [D,O]  γ  011 [C,I]  δ  010 [F]  ε  100 [N,R]  λ  101 [P]  φ  111

7 Assegnazione α ε δ λ β - 00 γ φ 01 10 Z1Z2 0000 0001 0011 0010 0100
UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 α ε δ λ β - 00 γ φ 01 10

8 Tabella delle transizioni
UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 000 100 010 101 001 --- 00 011 111 01 10 110 -- Y0Y1Y2 In giallo sono indicate le transizioni che comportano il cambiamento di più di una variabile di stato contemporaneamente, condizione per la quale la rete potrebbe trovarsi in uno stato stabile errato. Siamo quindi di fronte a delle corse critiche.

9 Risoluzione corse critiche
UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 000 100 010 001 --- 00 011 101 111 01 10 110 -- Y0Y1Y2 Le corse critiche sono state risolte mediante transizioni multiple attraverso stati intermedi, sfruttando le indifferenze dove possibile. In giallo gli stati intermedi, in azzurro gli stati finali.

10 Sintesi Y0 UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 000 100 010 001 --- 00 011 101 111 01 10 110 -- Y0Y1Y2 Y0 = !P1P2!Y1!U!D + P1!P2!Y1!Y2!U + P1P2Y1Y2!U + !P1!Y1Y2Y0 + P1Y1Y2Y0 + P1!P2Y0 + P2!Y2Y0

11 Sintesi Y1 UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 000 100 010 001 --- 00 011 101 111 01 10 110 -- Y0Y1Y2 Y1 = P1P2!Y2!Y0!D + !P1!P2Y2!Y0!D + P2Y1!U!D + Y1!Y2 + P1P2!Y0U + Y1Y0

12 Sintesi Y2 UDP1P2 0000 0001 0011 0010 0100 0101 0111 0110 1000 1001 1011 1010 1100 1101 1111 1110 Z1Z2 000 100 010 001 --- 00 011 101 111 01 10 110 -- Y0Y1Y2 Y2 = Y2!DP2 + !Y0!Y1Y2!U!P2 + !P1P2Y1 + P1!P2Y1 + P2Y2Y0 + P1!Y1Y0 + !P2!Y1!Y0D

13 Sintesi Z1 e Z2 Z1 = Y0Y2 Z2 = Y1!Y2 + Y0!Y2 = (Y0 + Y1)!Y2 1 -- 1 --
00 01 11 10 1 -- Z1 = Y0Y2 Y0 00 01 11 10 1 -- Y1Y2 Z2 = Y1!Y2 + Y0!Y2 = (Y0 + Y1)!Y2 Y0

14 Schematico (1)

15 Schematico (2) Reset Pin di input

16 Schematico (3) Le uscite delle espressioni sono messe in AND con il negato del reset

17 Schematico (4) Uscite Y Y1 Y2

18 Testbench VHDL (1) Librerie ed entity
Architecture: component, segnali e port map

19 Testbench VHDL (2) Chiusura veneziane

20 Testbench VHDL (3) Apertura veneziane

21 Simulazione behavioral
Apertura veneziane Chiusura veneziane Si può notare come la rete dia l’input al motore solo nel momento in cui il pulsante viene rilasciato. I segnali P1 e P2 notificano alla rete che le veneziane sono arrivate in posizione. Il motore viene quindi fermato.

22 Simulazione post-route (1)
Apertura veneziane Chiusura veneziane Comportamento analogo alla behavioral, con introduzione dei ritardi. Si possono notare dei piccoli glitch sulle uscite della rete dovuti alla risoluzione delle corse critiche, per la quale si è passati da stati intermedi con uscite diverse.

23 Simulazione post-route (2)
La rete risponde agli stimoli esterni con 9,674 ns di ritardo. Le uscite hanno un ritardo di 546 ps dalla variazione degli stati (rete di Moore).