Progetto di una memoria cache per il processore DLX Andrea Grandi Filippo Malaguti Massimiliano Mattetti Gabriele Morlini Thomas Ricci Progetto di Calcolatori.

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1 Progetto di una memoria cache per il processore DLX Andrea Grandi Filippo Malaguti Massimiliano Mattetti Gabriele Morlini Thomas Ricci Progetto di Calcolatori Elettronici M

2 Obiettivi Realizzazione cache Integrazione DLX Testbench Block RAM

3 Caratteristiche della cache caratteristiche generalli cache

4 Strutture dati VHDL strutture dati, parametri, ecc..

5 Struttura interfaccia interfaccia verso l'esterno

6 Implementazione schema interno cache

7 Processi interni tutti e quattro

8 Comunicazione tra processi segnali interni

9 Integrazione integrazione cache con DLX

10 Integrazione 2 integrazione cache con DLX

11 Testbench Testbench del componente : 1.Cache_test_ReadAndReplacement.vhd 2.Cache_test_ReadAndWrite.vhd 3.Cache_test_Snoop.vhd Testbench integrazione con processore DLX: 1.ProvaReplacement123 : verifica comunicazione tra cache e DLX e del meccanismo di rimpiazzamento. 2.ProvaFU: Forwarding Unit e Alee di Dato.

12 Cache_test_ReadAndReplacement.vhd TagIndexReplacement Linea in stato invalid (MESI_I)

13 Cache_test_ReadAndWrite.vhd

14 Cache_test_Snoop.vhd

15 ProvaReplacement123 Programmi di test in assembler

16 ProvaFU (Forwarding Unit) Programmi di test in assembler

17 Block Ram Funzionamento, componente di prova, eventuale integrazione nel progetto