G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20091 P-SuperB Update Attivita’ SVT 2009 Bologna, 18 Marzo 2009 Giuliana Rizzo Universita’ & INFN Pisa Activities since Sept Plans for TDR preparation Finanze

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20092 SVT for SuperB Striplets option: mature technology, not so robust against background occupancy Marginal with background rate higher than ~ 5 MHz/cm 2 Moderate R&D needed on module interconnection/mechanics/FE chip (FSSR2) CMOS MAPS option : new & challenging technology sensor & readout in 50 um thick chip! Extensive R&D ongoing (SLIM5-Collaboration) on 3-well devices 50x50um 2 Hybrid Pixel Option : Viable option but requires some R&D Need to demonstrate for TDR that reduction in the front-end pitch to 50x50  m 2 and in the total material budget possible to meet Layer0 requirements More emphasis now on this option: it could become the baseline Layer0 option for the TDR in case MAPS are not considered mature enough by that time. The BaBar SVT technology is adequate for R > 3cm: use design similar to BaBar SVT Layer0 is subject to large background and needs to be extremely thin: > 5MHz/cm2, 1MRad/yr, ~ 0.5%X0

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20093 Attivita’ finalizzate alla stesura del TDR a fine 2010 R&D sulle 3 opzioni per Layer 0: –CMOS MAPS per dimostrazione fattibilita’ di modulo a pixel multichip con specifiche SuperB (tutte le sezioni coinvolte) –Pixel ibridi: riduzione del pitch e del materiale supporto/cooling per target Layer0-SuperB (tutte le sezioni coinvolte) –Continuazione attivita’ Striplets/FSSR2 (TS) (backup solution for Layer0) Layer esterni: –Design componenti moduli (sensori+fanout, valutazione chip lettura e “ibrido intelligente” (TS+PV chip). –Meccanica Layer esterni (TO) –Interesse di gruppi non italiani al design dei layer esterni Meccanica: –Design beam-pipe (PI), –Light support and cooling for Layer0 modules (PI,MI, TO), –Module design for the external Layers (TO), –Design the full SVT support structure (want to have the Layer0 easily accessible for replacement). Important interplay with IR design (SLAC-PI-TO) Off Detector electronics (MI) and DAQ Development (BO) Simulazione: background, fast simulation per ottimizzare layout SVT. Attivita’ 2009 per SVT - P-SuperB Sezioni: Bologna, Milano, Pavia, Pisa, Roma III, Torino, Trieste

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20094 Update Attivita’ da Sept. 2008

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20095 ½ MIP SVT (SLIM5) Beam Test CERN Successfully tested two options for Layer0: CMOS MAPS matrix with fast readout architecture (4096 pixels, 50x50  m pitch, in-pixel sparsification and timestamp) –Hit efficiency up to 92% (room for improvement with sensor design optimized) –Good uniformity across the matrix. –Intrisinc resolution ~ 14  m compatible with 50  m pitch and digital readout. Thin (200  m) striplets module with FSSR2 readout chips (not optimized to read the n-side) –S/N=25 (p-side), Efficiency > 98% First demostration of LVL1 capability with silicon tracker information sent to Associative Memories MAPS Hit Efficiency vs threshold MAPS resolution vs threshold

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20096 R&D on CMOS MAPS continue Present R&D on DNW MAPS very encouraging. The testbeam was a success! –First confirmation with beams of good performance of the DNW sparsified MAPS device Improvements implemented in 2 new MAPS chips already in production (Nov ’08, Jan ’09) with: smaller cell, improved sensor geometry, digital cross talk reduction. –Possible to test with beam the 2 new chips in July 2009 (ATLAS Lucid Testbeam with BO Collaborators) –Important results before next chip production (cost ~ 120 kE!) Next step: demonstrate the ability to build a working detector with CMOS MAPS. –Scalability to larger matrix (final chip area ~1 cm2): Main issues power distribution, output rate. efficiency of the readout architecture –Radiation Hardness studies for SuperB application Optimization of the readout architecture under way to realize a larger MAPS matrix: APSEL5D (40 mm2~1/3 final chip area) Irradiation on latest MAPS test structure started

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20097 Low mass support & cooling for Layer0 pixel modules TFD Lab ready in Pisa since Oct Developed a module support structures with cooling microchannel integrated in the Carbon Fiber/Ceramics support % X 0 –The total thickness of the support structure + cooling fluid + peek + glue is: 0.35 % X 0 –Consistent with the requirements First thermoidraulic measurements in good agreement with simulation and within specs. Cooling system based on microchannels can be a viable solution to the thermal and structural problems of the Layer0 detector, Simulated module Carbon Fiber Module T FLUID 9.5 °C Heater Pw2 W/cm 2 Capacity0.7 Kg/min T _IN 41.1 °C T _OUT 43 °C P _IN 2.6 bar 12.8 mm 3 mm Simulation: T_IN = 37 °C (variation of several degrees possible due to uncertainty on thermal conductivity of kapton and glue) Details of Ceramic and Carbon Fiber support Measurements Temp. sensor 2 W/cm mm 1.1 mm

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20098 Set-up Lab TFD - Pisa Test Station Test-bench set-up DAQ System Heater Kapton Test-bench set-up Refrigerator Group

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/20099 Plan proposed in CSN1 in Sept. 2008: build a multichip CMOS MAPS prototype module with specs close to the SuperB Layer0 requirements. Activity started  document with specs for MAPS module components. All the module components the same for Layer0 module based on Hybrid Pixels. SVT Activities for TDR – Layer 0

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Pixel module components Pixel BUS needs: low material, many lines, high frequency (> 100 MHz), –contact started with CERN PCB shop (produce and test Al prototypes) Different options under study on Interfaces (HDI- power/signal input and data output link) & SVT data transmission SVT Activities for TDR – Layer 0 Use modified EDRO board (SLIM5) with large FPGA, memory and optical links (i.e. flexible) as interface between FE chips and SuperB trigger and DAQ. Layer 0 module rates: 20 Gbit/s full rate (FE data push), 3 Gbit/s triggered rate

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Ridefinizione strategia R&D su Layer0 Approval of the TDR SuperB Project end of 2008  TDR ready by the end of 2010 MAPS option very promizing …. but now need to accelerate the effort on the technology that has the best chance to fulfill all the requirements to become (by 2010!) the baseline option for Layer0 in the TDR : Hybrid Pixels. Manpower (and chip production schedule!) is compatible with the following schedule of activities: 1.Hybrid Pixels: –Sept 2009 produce small prototype Front-End chip for hybrid pixel (50x50 um pitch, same readout architecture data push developed for MAPS chip, reoptimize analog cell) –Sept 2009 produce pixel sensors (ITC, IRST) –Test with beam Sept 2010 pixel sensor bump bonded to the FE chip. 2.Pixel module integration studies continue (similar characteristics for MAPS/Hybrid pixel modules) to end up with a solid module design for TDR. 3.Continue R&D on MAPS: –Large Matrix (APSEL5D~40 mm2 active area) in production in ~Jan 2010, –Radiation damage studies –Develop Pixel module components –Testbeam on APSEL5D in Sept. 2010, very likely as a single chip (probably no time for MAPS module integration). –Later testbeam (post TDR with MAPS module) At the time of the TDR report on progress on MAPS as possible solution for performance improvements. Design a Layer0 easily accessible for replacement!

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Richieste Finanziarie - SVT Richieste aggiuntive rispetto alle assegnazioni 2009 della CSN1 sono motivate dall’accelerazione del progetto SuperB e dalla maggior enfasi sulla linea a pixel ibridi (probabile baseline per Layer0 nel TDR)

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Previsione missioni MI / ME SVT Rivalutate le missioni necessarie per attivita’ SVT alla luce della nuova fase del progetto SuperB. Missioni Estere: –Testbeam nuovi chip CERN 25/6-8/7/2009 (con ATLAS-LUCID) Pisa ~ 6 pers. 1.5 week, Trieste 2 pers. 1.5 week –Contatti Milano – CERN: 5 viaggi x 2gg Definizione/Produzione Aluminum pixel bus + optical fast link –Contatti Milano - gruppo Jingbo Ye Dallas: 1 viaggio x 7 gg Copper/fiber fast link rad hard. –Contatti Mech. Pisa-SLAC design beam pipe/interaction region/SVT: 2 viaggi x 7gg –Contatti Mech. Pisa con ditte estere: 2 viaggi x 2 gg Olanda (microtubi CF), UK –Contatti Mech. TO-SLAC/LBL design Layer esterni: almeno 1 viaggio x 7gg –Contatti eng electr. PAVIA - FNAL per pixel ibridi: 2 m.u. –Irraggiamenti MAPS con neutroni a Lubiana - Trieste 4 viaggi Missioni Interne : –Viaggi a Bologna per Preparazione Testbeam MAPS Jul. 2009: Pisa ~ 5 pers.x 6 gg, Trieste 1 pers. X 6 gg. –Contatti ing electr Milano  Napoli (Jitter test setup), To (BUS Al): 3 viaggi x 3 gg –Irraggiamenti MAPS a Pavia (Co60-4 step): test sorgenti a Pisa  8 viaggi auto a PV –Contatti Roma III – PI-PV-TN attivita’ sul FE chip pixel ibridi: 4 viaggi x 2 gg –Contatti ing. Mech. Milano  To-Pi-ditte: 3 viaggi x 3gg –Contatti ing. Mech. Torino  Pi: 4 viaggi x 2gg

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Spese (2009) Layer 0 - TDR Assegnati CSN (kE) Fondi Prin (kE) Spese Aggiuntive (kE) Integrazione costi matrice MAPS40 MAPS: test structures 22kE + contrib. 80 kE matrice MAPS 60 mm2 (Jan 2010)102 Carriers + Testboard5 Pixel module comp. (Al bus+HDI)20 Meccanica moduli Layer 024 Front-End chip pixel ibridi (ST-25 mm2) 40 Carriers + Testboard 5 Sensori a pixel (ITC-IRST) 15 Sviluppi meccanica Layer 0+Beam Pipe 41 TOTALE Spese R&D per Layer Piano spese complessivo considerando la nuova strategia dovuta all’accelerazione del progetto: (Pixel ibridi+MAPS) Proposta: Cofinanziamento attivita’ complessiva Layer0 tra fondi CSN1 - Regione Lazio - PRIN2007/Giorgi: –Attivita’ MAPS + pixel module components finanziata in CSN1: 150 kE –Fondi PRIN2007 per integrazione costi matrice MAPS: 40 kE –Fondi Regione Lazio per finanaziamento sulle attivita’ aggiuntive: 100 kE pixel ibridi, probabile baseline per Layer0 nel TDR ulteriori sviluppi di meccanica per il Layer0 e design beam-pipe, dovute all’accelerazione del progetto. Fondi Regione Lazio Assegn CSN1 Prin 2007/Giorgi

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Dettaglio spese aggiuntive per Layer Necessita’ aggiuntive ( kE) motivate dall’accelerazione del progetto e dalla maggior enfasi sulla linea a pixel ibridi (probabile baseline per Layer0 nel TDR): –40 kE sottomissione chip FE pixel ibridi (32x128 pixels, ST 130 nm) Settembre 2009 –5 kE chip carriers +Testboard –15 kE produzione dei sensori a pixel ibridi presso IRST Settembre 2009 –28 kE materiali e lavorazioni prototipi mecc. per: Opzioni supporto pixel ibridi (3 kE) Evoluzione supporti moduli a microcanali Layer 0 (15 kE) End-flange Layer0 (5 kE) Realizzazione prototipi Beam pipe con cooling integrato (6 kE) –13 kE Attrezzatura LAB TFD + SW simulazione fluidodinamica

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Dettaglio Spese Meccanica aggiuntive Meccanica richieste aggiuntive 2009 TOT + IVA 1) Software CFD per analisi fluodinamica E8.64 2) Finestre trasparenti IR per analisi sperimentale termica con Termocamera in condizioni di vuoto E2.4 10) Sensoristica di controllo e componentistica per lab TFD ( flussimetro, riscaldatori in kapton e ad alta potenza etc.) E e materiale di consimo SI2.4 Attrezzatura LAB TFD ) Materiale per realizzazione prototipi in foam di carbonio e grafite - abbiamo già i preventivi E Struttura per modulo con microtubi alternati a foam per riduzione uteriore materiale 8.4 4) Materiale per realizzazione prototipi in fibra ad alta conducibilità KX E Realizzazione di supporti per modulo con asportazione (microcanali 3) su fibra ad alta conducibilita’. 3 5) Protopizzazione di microtubi poltrusi non standard con fibre di carbonio ad alta conducibilità termica (c/o ditta olandese, da contattare) E Realizzazione dei microtubi con fibra ad alta conducibilita’ ) Protopizzazione di microtubi poltrusi non standard con fibre di carbonio a matrice termoplastica per geometrie variabili (c/o ditta olandese, da contattare)-3000 E. Realizzazione dell’end flange del Layer0 a raggio maggiore con microtubi piegati 3.6 Materiale per evoluzione supporti a microcanali ed end-flange layer Materiale e realizzazione stampi e prototipo del supporto intermedio in materiale composito per ipotesi layout doppio layer pixel ibrido 2500 E 3 7) Materiale per realizzazione camicia esterna prototipo pipe in Peek/carbonio E (prototipi dopo simulazione )3.6 8) Materiale e test per test coating strato convettivi interni pipe Peek/Berillio E (prototipi dopo simulazione )2.4 Realizzazione prototipi beam pipe 6 TOT MECC41.04

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Richieste sblocco SJ - Inventario Sblocco SJ subordinato all’avanzamento del progetto e reperimento dei fondi restanti  condizioni verificate per sblocco su tutti gli items Bologna DTZ - 10kE SJ Scheda di interfacciamento tra DAQ e modulo prototipo di SVT –Nuove mezzanine schede EDRO per nuovi chip/modulo e upgrade schede EDRO a 80 MHz con cofinanziamento VIPIX-CSNV Pisa – 25kE SJ Tektronix LogicAnalizer+Pattern Generator (offerta corrente: 75 kE) Reperiti fondi per cofinanziamento: –18 kE su fondi PRIN Costantini PRIN Giorgi  gia’ acquistata scheda PG –32 kE restanti disponibili e accantonati fondi di sezione - Pisa. Torino – 2kE SJ Schede National Instrument per analisi stress meccanici e temperatura + Cavi/Connettori (tot 4.5 kE) –Cofinanziamento con fondi di sezione o ex 60% Universita’ Trieste – 8kE SJ Impulsatore per laser 4 kE  Fondi DTZ1 – 2009 Coordinatore TS Moduli VME per stazione test 5kE  Acquistati su fondi fine 2008 DTZ 1 Movimento micrometrico z per stazione test laser 8kE  da acquisire 8kE SJ

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ SVT Manpower & Work Breakdown Structure SVT, come gli altri sottorivelatori, ha preparato un piano di lavoro dettagliato per il TDR. Importante per indirizzare il manpower dei gruppi gia’ coinvolti (ed in arrivo…) ed individuare items critici. Alcune aree necessitano di maggior manpower che pensiamo di coprire con piano postdoc su fondi Regione Lazio WBSItem 1SVT (TDR) 1.1Design optimization 1.2Mechanics 1.2.1Layer L1-L Vertex Engineering 1.3Electronics & Sensor 1.3.1Hybrid Pixels 1.3.2MAPS chip 1.3.3Pixel Module design electronics (MI) 1.3.4Prototype MAPS module 1.3.5Radiation damage MAPS/FE chip 1.3.6Striplets 1.3.7L1-L DAQ+trigger+data transmission 1.3.7Power Distribution 1.3.8Electrical System Engineer 1.4Detetctor Monitoring & Interlocks 1.5Testbeam Activities

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Richieste Piano Postdoc per SVT Posizioni richieste per SVT – TDR: 1 Ing. Meccanico: –design/simulazione/prototipi Layer0 & beam pipe 1 Ing. Elettronico: –Design scheme power distribution inside chip –Design/simulazione/layout blocchi analogici/digitali FE chip –Test fabricated chips 1 Fisico: –Sviluppo DAQ (Upgrade Master Readout Board/Mezzanine) + possibilita’ di trigger LV1 con SVT 1 Fisico: –Background Simulation – Full Simulation + other SuperB SW task

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ backup

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Dettaglio Missioni TestBeam Jul ‘09 Test di sistema a Bologna Jun 09 integrare DAQ delle MAPS analogiche con DAQ – EDRO (SLIM5). Test MAPS digitali con DAQ EDRO (SLIM5) Telescopio (trasporto moduli + setup) BOggSpesaCOMPITO Bettarini71220Coor/Int Bosi1120Mecc Lusiani7780DAQ-3T Morsani5580MAPS Neri2220SW Paoloni7780DAQ-3T Rizzo2220MAPS Garzella2320Trasporto Cristaudo3760Tele Bomben3260Tele TOT Test dei nuovi chip MAPS nel CERN LUCID ATLAS- BO (2 settimane con telescopio SLIM5) Test dei chip MAPS analogici e digitali. CERNRolegSpesaCOMPITO CristaudoTechnician101480Telescopio BombenPhysicist101400SW+Tele BettariniPhysicist101700PS et al LusianiPhysicist101480DAQ-3T MorsaniEng MAPS NeriPhysicist101480SW PaoloniPhysicist101480DAQ-3T BosiEng3640Setup meccanica RizzoPhysicist71120MAPS TOT TOT PISA 9600

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Manpower Sez. Coinvolte in SVT - Ricercatori BOLOGNA0.5 Giorgi Filippo Maria30 Piccinini Maurizio20 MILANO2 Berra Alessandro50 Liberali Valentino40 Alderighi Monica40 Alimonti Gianluca30 Palombo Fernando40 PISA4.5 Batignani Giovanni50 Bettarini Stefano40 Forti Francesco50 Giorgi Marcello40 Lusiani Alberto40 Marchiori Giovanni30 Angelini Carlo50 Neri Nicola40 Paoloni Eugenio30 Rizzo Giuliana40 Walsh John40 FTETOTALE10 PAVIA0.3 Re Valerio30 TORINO0.6 Bianchi Fabrizio30 Gamba Diego30 TRIESTE2.1 Bomben Marco70 Bosisio Luciano40 Lanceri Livio40 Vitale Lorenzo60 Nuovo personale rispetto a BABAR FTE: –BO FTE –MI FTE –PV FTE

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Manpower SVT -Tecnologi BOLOGNA0.2 Gabrielli Alessandro20 MILANO1.1 Coelli Simone40 Citterio Mauro40 Stabile Alberto30 PISA1.8 Moggi Andrea60 Morsani Fabio40 Massa Maurizio50 Raffaelli Fabrizio30 PAVIA2.7 Gaioni Luigi50 Manghisoni Massimo50 Andreoli Claudio50 Pozzati Enrico50 Ratti Lodovico20 Traversi Gianluca50 ROMAIII0.3 Spiriti Eleuterio30 TORINO1.3 Coli Silvia20 Giraudo Giuseppe10 Mereu Paolo50 Trapani Pier Paolo20 Wheadon Richard James30 TRIESTE0.4 Rashevskaya Irina40 TECNOLOGIFTETOTALE7.8 Nuovo personale rispetto a BABAR FTE: –BO FTE –MI FTE –PV FTE –ROMA III FTE –T FTE –Mech , Electr

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Stato Milestones SVT SVT Realizzazione e caratterizzazione prototipo di supporto meccanico modulo Layer0. –LAB TFD operativo e misure su primi prototipi realizzate. SVT Sottomissione della matrice CMOS MAPS per il prototipo di modulo multichip per Layer0. –Con la ridefinizione della strategia sul Layer0 sottomissione del chip di FE per pixel ibridi a Sett 2009 –Slittamento sottomissione MAPS a Gennaio 2010 (o alla prima data disponibile del 2010). Ultima sottomissione possibile nel 2009 a Sett. ma deve essere destinata al chip FE pixel ibridi (priorita’ maggiore)

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Missioni – Richieste/Assegn. CSN SVT MISSIONI INTERNE Milano – 1 kE no Contatti ingegneri meccanici e ditte esterne Pavia/Bergamo – 2 kE ok Contatti ingegneri e test congiunti MAPS Pisa – 2 kE ok Contatti ingegneri meccanici e ditte esterne Roma III DTZ – 2 kE no Contatti ingegneri e test congiunti MAPS Torino – 4 kE  2 kE Contatti ingegneri e ditte esterne Trieste – 3 kE ok Test congiunti prototipi MISSIONI ESTERE Pavia/Bergamo – (1 mu) 6.5 kE ~4.5 kE Contatti ingegneri FNAL per sviluppi MAPS e chip pixel ibridi. Pisa – 12 kE ~8 kE Contatti Ingegneri –SLAC design beam – pipe/SVT: 8 kE Contatti ditte esterne: 4 kE Roma III DTZ – 3 kE no Meeting Collaborazione Torino – (1 mu) 6.5 kE ~ 4.5 kE Contatti Ingegneri –SLAC design SVT Trieste – 1 kE ok Test irraggiamento a Lubiana

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Consumi – Rich. 251 kE/Assegn. 175 kE CSN SVT Pisa – 145 kE  99kE Matrice MAPS 128x128 (ST 130nm) Area ~ 60 mm2  120 kE  80kE da integrare con 40kE Prin2007 Testboard + carriers MAPS: 5 kE Costruzione prototipi supporto modulo (materiale + lavorazione ditta esterna): 10 kE Metabolismo clean room/riparazione strumentazione: 10 kE  4kE Pavia/Bergamo – 22 kE  22kE Sottomissione chip strutture di test MAPS (rad-hard/low power): 20 kE Testboard: 2 kE Torino – 7 kE  4kE Materiale per supporto layer0 (carbon fiber/foam..) 5 kE  4kE Assemblaggio crate controller per tavolo motorizzato testbeam 2kE  0 Trieste – 36 kE  20kE –Cavi ultraleggeri Al/polymide striplets: 6 kE –PCB per FSSR2 con FPGA: 8 kE –Meccanica rivelatori striplets: 4 kE –Metabolismo/strumentazione lab silici: 12 kE  2kE –Bus Multistrato Al per MAPS: 6 kE  0 Milano – 41 kE + 15kE (SJ)  30kE Elettronica modulo MAPS: 26 kE+15kE (SJ) FPGA e componentistica 5kE, PCB per test 6kE, HDI 5kE, bus multistrato Al 5kE, contributo sottomissione IC 5kE + 1 FPGA rad-hard 15kE (SJ)  20kE Supporto layer0 con cooling evaporativo 15 kE  10kE Materiali (pipe,foam,laminate carbon fiber) 8kE Test caratterizzazione in sede 7 kE

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Richieste/Assegnazioni – CSN SVT MI (Keuro) ME (Keuro)Consumi (Keuro)INV (Keuro) SistemaSede FTE- SVTRichAss s. j.RichAss s.j.RichAss s.j.Rich Ass s.j. SVT BO-DTZ Milano Pavia Pisa RomaIII- DTZ Torino Trieste TOT SJ

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Sviluppo di modulo multichip MAPS: dimostrazione di fattibilita’ per Layer0 Assemblaggio meccanico del modulo/saldatura (PI) Test termici lab termofluido. (PI) Test elettrici: catena d’acquisizione SLIM5 - modificata (BO,PI) Danno da radiazione MAPS (PV) Modulo prototipo di dimensioni ridotte ma con funzionalita’ elettriche e supporto meccanico/cooling vicino alle specifiche per SuperB –2-3 chips MAPS ~ 128x128 area chip ~ 60 mm2 di cui 40 mm2 attivi (architettura data driven tipo APSEL4D-SLIM5) PV/BG, PI, BO, Roma III –connessi su un bus multistrato (stile ALICE pixel bus) (MI) –Ibrido “intelligente” con FPGA (  ASIC in futuro se necesario per rad. Hardness) per implementare buffer locali (in attesa LV1 trigger), smistamento dati verso DAQ. In prospettiva simile sviluppo per ibrido con FSSR2 per striplets e layer esterni. (MI, TS) –Montati su supporto meccanico sottile in fibra di carbonio con cooling integrato con microcanali. (PI) Realizzazione delle varie componenti nel 2009, inizio assemblaggio e test fine Preparazione testbeam nel 2010.

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Mechanics: Continue R&D on light Layer0 module support & start to design the full Layer0 structure. –Important interplay with IR design. Toward the TDR (II) Optimization of the SVT internal geometry with FastSimulation started Baseline configuration implemented Started to look at different external layers configuration (Arch vs Long Barrel vs Disks) Optimization with physics channels ongoing (also with K S channels) Analog section Digital section Wafer bonding and electrical interconnection 1 st layer 2nd layer detector layer Very promising R&D projects started on thin pixel with vertical integration technology. Interesting option for post TDR

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Layer flux (Hz/cm2) 1 us occupancy HDI Link speed Read all data Data driven ( bit/s/ROS) HDI Link speed Read only LV1 evt (bit/s/ROS)hit/evt bit/evt (with 25 bit word) 0- Striplets1.00E E E E E E MAPS1.00E E E E E E E E E E E E E E E E E E E E E E E E+04 4noise occu1.00E E E E E+03 5noise occu1.00E E E E E+04 evt size L1- 5 7kByte evt size L0 66kByte Simulated Background rate x20 (cluster multiplicity and safety factor) Present BaBar data Similar in SuperB L1-L5 Requirements on link speed reduced by 1/10 Assuming 1 us window and 100 KHz LV1 rate Load to the data transmission

G. RizzoUpdate Attivita’ SVT SuperB – 18/3/ Data from FE chips 4 Gbit/s EDRO Readout board Strati x Slink EPMC TTCRQ To DAQ Performances: 40 Mhz bus clocks 8 Gbit/s input rate 1 Gbit/s output rate 2.5 ME/s evaluated for L1 40 kHz DAQ Front End Card used in Slim5 beam test (SVT par. II): Main concept: flexibility at all levels Mezzanines to decouple input/processing/output Large FPGA Several triggering schema Not too far from SuperB numbers SuperB: 60 Mhz bus clocks 20 Gbit/s input rate 2.5 Gbit/s output rate To be addressed in the next versions foreseen in 2009/10