G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20081 P-SuperB Attivita’ SVT 2009 Riunione Referee Milano 8 Settembre 2008 Giuliana Rizzo Universita’ & INFN Pisa

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20082 Layer 0 Options Striplets option: mature technology, not so robust against background. Marginal with background rate higher than ~ 5 MHz/cm 2 Moderate R&D needed on module interconnection/mechanics/FE chip (FSSR2) CMOS MAPS option new & challenging technology: can provide the required thickness existing devices are too slow Extensive R&D ongoing (SLIM5-Collaboration) on 3-well devices 50x50um 2 Hybrid Pixel Option: tends to be too thick. An example: Alice hybrid pixel module ~ 1% X0 Possible material reduction with the latest technology improvements Viable option, although marginal The BaBar SVT technology is adequate for R > 3cm: use design similar to BaBar SVT Layer0 is subject to large background and needs to be extremely thin: > 5MHz/cm2, 1MRad/yr, < 0.5%X0

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20083 SVT Main activities in the last year Basic CMOS MAPS R&D (most challenging option for the Layer0): Optimization of the Deep NWell MAPS pixel – S/N up to 25 with power consumption reduced (~30 uW/ch) Fast redout architecture (sparsification and timestamp) implemented in a 4k pixel matrix. Preliminary test encouraging. Good sensitivity to e- from Sr90 and to  from Fe55 source 90 Sr electrons Landau mV S/N=23 Cluster signal (mV) Noise events APSEL4D - Fe keV calibration peak APSEL4D – Sr90 test Fired pixel map with ½ MIP Good uniformity (the source was positioned on the left side of the matrix APSEL4D - 32x128 pixels 50  m pixel pitch

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20084 Beam test Beam test started last CERN (T9). Main goals: –DNW MAPS matrix resolution & efficiency –Thin (200  m) striplets module with FSSR2 readout chips –Demostrate LVL1 capability with tracker information sent to Associative Memories –New DAQ system developed for data push architecture beam T-1,2,3,4 :reference telescope modules S1 S2 S3 T-2,1 T-4,3 Striplets-1 Striplets-2 MAPS-1 MAPS-2

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20085 A “typical” event MAPS2 and Striplets not present in this run beam T-1,2,3,4 :reference telescope modules S1 S2 S3 T-2,1 T-4,3 Striplets-1 Striplets-2 MAPS-1 MAPS-2 MAPS1MAPS2 T3 p side T3 n side T3 p side T3 n side T1 p side T1 n side T2 p side T2 n side 4 hit cluster

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20086 A First look to the data Beam Profile – Telescope Module Strip Y hit correlation Telescope T2 vs T1Y hit correlation MAPS vs Telescope T1 y (cm)

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20087 Thin Mechanics/Cooling R&D for Layer0 Design of a pixel module with integrated cooling and low material (< 1% X0) Crucial for a low material Layer 0 design with both MAPS & Hybrid Pixel options Development of support structures with cooling microchannel integrated in the Carbon Fiber/Ceramics support 0.35 % X 0 –The total thickness of the support structure + cooling fluid + peek + glue is: 0.35 % X 0 –Consistent with the requirements Thermal simulation of the prototype module in progress: 2W/cm 2 benchmark –Testbench for thermoidraulic measurements in preparation. Carbon Fiber Prototype module Thermal simulation of module 1x0.35 mm2

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20088 Attivita’ finalizzate alla stesura del TDR in 2-3 anni R&D sulle 3 opzioni per Layer 0: –CMOS MAPS per dimostrazione fattibilita’ di modulo multichip con specifiche SuperB (tutte le sezioni coinvolte) –Pixel ibridi: indagine sulla possibile riduzione del pitch in chip esistenti (PV) e del materiale supporto/cooling (MI,TO, PI) per target Layer0-SuperB –Continuazione attivita’ Striplets (TS) Layer esterni: valutazione chip lettura FSSR2 (PV,TS) e “ibrido intelligente” (TS) –Interesse di gruppi non italiani al design dei layer esterni Meccanica: Layer0 (PI,TO, MI), supporto di SVT (PI,TO), beam- pipe. (PI) Simulazione: background, fast simulation per ottimizzazione layout SVT (PI) Attivita’ 2009 per SVT - P-SuperB Sezioni: Bologna, Milano, Pavia, Pisa, Roma III, Torino, Trieste

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/20089 Sviluppo di modulo multichip MAPS: dimostrazione di fattibilita’ per Layer0 Assemblaggio meccanico del modulo/saldatura (PI) Test termici lab termofluido. (PI) Test elettrici: catena d’acquisizione SLIM5 - modificata (BO,PI) Danno da radiazione MAPS (PV) Modulo prototipo di dimensioni ridotte ma con funzionalita’ elettriche e supporto meccanico/cooling vicino alle specifiche per SuperB –2-3 chips MAPS ~ 128x128 area chip ~ 60 mm2 di cui 40 mm2 attivi (architettura data driven tipo APSEL4D-SLIM5) PV/BG, PI, BO, Roma III –connessi su un bus multistrato (stile ALICE pixel bus) (MI, TS) –Ibrido “intelligente” con FPGA (  ASIC in futuro se necesario per rad. Hardness) per implementare buffer locali (in attesa LV1 trigger), smistamento dati verso DAQ. In prospettiva simile sviluppo per ibrido con FSSR2 per striplets e layer esterni. (MI, TS) –Montati su supporto meccanico sottile in fibra di carbonio con cooling integrato con microcanali. (PI) Realizzazione delle varie componenti nel 2009, inizio assemblaggio e test fine Preparazione testbeam nel 2010.

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Supporto meccanico per Layer0 Realizzazione del supporto per prototipo modulo MAPS. Struttura con cooling integrato (monofase) realizzato con microcanali in fibra di carbonio (D ~ 300  m). Design delle flange di interfaccia per moduli Layer0 Continuazione delle attivita’ di SLIM5 (PI) Valutazione di sistema di cooling evaporativo per Layer0. Design simile a quello proposto per upgrade Pixel Detector di ATLAS: canali in fibra di carbonio (D ~ 4mm), schiuma conduttiva di carbonio per il sostegno dei moduli, struttura meccanica in laminato composito di fibre di carbonio. (MI) Studio supporto e cooling per pixel con struttura a fibra di carbonio e schiuma conduttiva simile a quello in corso di elaborazione per PANDA (TO)

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Altre Attivita’ del Gruppo SVT - I Progetto VIPIX – Vertically Integrated PIXel – GR V Durata: triennale - Sezioni : BO, PI, PG, PV/BG, RM3, TN(PD), TO, TS ~ 17 FTE Scopo: sviluppare sistemi a pixel per tracciatori sottili basati su tecnologie innovative di integrazione verticale (Vertical Scale Integration) –Si realizzeranno chip su 2 layer con Tecnologia Chartered – Tezzaron 130 nm 1.CMOS MAPS in VSI (layer con sensore + analogico/layer con digitale) 2.chip di front-end in VSI (layer analogico/layer con digitale) da connettere a pixel su substrato ad alta resistivita’ con bump bonding Il gruppo SVT e’ coinvolto in altri progetti di R&D su pixel sottili che investigano nuove tecnologie di integrazione verticale (Vertical Scale Integration) VIPIX (GRV dal 2009) - PRIN2007. Non c’e’ sovrapposizione con le attivita’ di P-SuperB, che sono finalizzate alla realizzazione di un Layer0 con tecnologie piu’ convenzionali. Le nuove tecnologie potrebbero essere molto utili per applicazioni in SuperB ma non sono ancora mature per essere proposte per il TDR.

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Altre Attivita’ del Gruppo SVT - II Progetto PRIN2007 GIORGI: Titolo: Sistemi a pixel per tracciatori sottili basati su tecnologie microelettroniche ad alta densita’. Durata: biennale - Sezioni coinvolte: BO, PI, PV, BG, TS Nel progetto, sottomesso prima della definizione delle attivita’ P-SuperB e VIPIX, (Nov. 2007) ci si proponeva di 1.investigare le tecnologie innovaticve di integrazione verticale con sensori ad alta resistivita’ 2.Sviluppo di tecnologie piu’ convenzionali per realizzare un modulo multichip con CMOS MAPS tradizionali (matrice 128x128 ST 130 nm, specifiche vicine a quelle attuali di SuperB): architettura di lettura matrice grande, cooling, DAQ. Progetto approvato in Agosto 2008 con notevole riduzione del budget. Ridefinizione delle finalita’: 1.integrazione verticale tra rivelatori a pixel su substrato ad alta resistivita’ e chip di front end (ulteriore riduzione del materiale rispetto al punto 2 di VIPIX. 2.Un budget di ~ 50 kE potrebbe essere utilizzato per realizzare la matrice MAPS di grandi dimensioni integrando il finanziamento INFN – P-SuperB per la realizzazione del modulo prototipo pixel. Di fatto cancelliamo il finanziamento per cooling e DAQ previsto nel PRIN, che quindi va mantenuto in SuperB per permettere la realizzazione del modulo.

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Consumi - Richieste Finanziarie SVT Pisa – 145 kE Matrice MAPS 128x128 (ST 130nm) Area ~ 60 mm2  120 kE Testboard + carriers MAPS: 5 kE Costruzione prototipi supporto modulo (materiale + lavorazione ditta esterna): 10 kE Metabolismo clean room/riparazione strumentazione: 10 kE Pavia/Bergamo – 22 kE Sottomissione chip strutture di test MAPS (rad-hard/low power): 20 kE Testboard: 2 kE Torino – 7 kE Materiale per supporto layer0 (carbon fiber/foam..) 5 kE Assemblaggio crate controller per tavolo motorizzato testbeam 2kE Trieste – 36 kE –Cavi ultraleggeri Al/polymide striplets: 6 kE –PCB per FSSR2 con FPGA: 8 kE –Meccanica rivelatori striplets: 4 kE –Metabolismo/strumentazione lab silici: 12 kE –Bus Multistrato Al per MAPS: 6 kE Milano – 41 kE + 15kE (SJ) Elettronica modulo MAPS: 26 kE+15kE (SJ) FPGA e componentistica 5kE, PCB per test 6kE, HDI 5kE, bus multistrato Al 5kE, contributo sottomissione IC 5kE + 1 FPGA rad-hard 15kE (SJ) Supporto layer0 con cooling evaporativo 15 kE Materiali (pipe,foam,laminate carbon fiber) 8kE Test caratterizzazione in sede 7 kE

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Inventario - Richieste Finanziarie SVT Bologna DTZ – 10 kE Scheda di interfacciamento tra DAQ e modulo prototipo di SVT Milano –10 kE Scheda Pattern Generator Pisa – 70 kE Valvole e switch per facility pick and place Gantry: 5kE Tekctronix LogicAnalizer+Pattern Generator: 65 kE Torino – 4.5 kE Schede National Instrument per analisi stress meccanici e temperatura/Cavi/Connettori Trieste – 17 kE Impulsatore per laser 4 kE Moduli VME per stazione test 5kE Movimento micrometrico z per stazione test laser 8kE

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Missioni - Richieste Finanaziarie SVT MISSIONI INTERNE Milano – 1 kE Contatti ingegneri meccanici e ditte esterne Pavia/Bergamo – 2 kE Contatti ingegneri e test congiunti MAPS Pisa – 2 kE Contatti ingegneri meccanici e ditte esterne Roma III DTZ – 2 kE Contatti ingegneri e test congiunti MAPS Torino – 4 kE Contatti ingegneri e ditte esterne Trieste – 3 kE Test congiunti prototipi MISSIONI ESTERE Pavia/Bergamo – (1 mu) 6.5 kE Contatti ingegneri FNAL per sviluppi MAPS e chip pixel ibridi. Pisa – 12 kE Contatti Ingegneri –SLAC design beam – pipe/SVT: 8 kE Contatti ditte esterne: 4 kE Roma III DTZ – 3 kE Meeting Collaborazione Torino – (1 mu) 6.5 kE Contatti Ingegneri –SLAC design SVT Trieste – 1 kE Test irraggiamento a Lubiana

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Richieste Finanziarie - SVT MI (Keuro) ME (Keuro) Consumi (Keuro)INV (Keuro) SistemaSede FTE- SVTRichs.j.Richs.j.Richs.j.Richs.j. SVT BO-DTZ Milano Pavia Pisa RomaIII-DTZ Torino Trieste TOT

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Manpower SVT - Ricercatori BOLOGNA0.5 Giorgi Filippo Maria30 Piccinini Maurizio20 MILANO2 Berra Alessandro50 Liberali Valentino40 Alderighi Monica40 Alimonti Gianluca30 Palombo Fernando40 PISA4.5 Batignani Giovanni50 Bettarini Stefano40 Forti Francesco50 Giorgi Marcello40 Lusiani Alberto40 Marchiori Giovanni30 Angelini Carlo50 Neri Nicola40 Paoloni Eugenio30 Rizzo Giuliana40 Walsh John40 FTETOTALE10 PAVIA0.3 Re Valerio30 TORINO0.6 Bianchi Fabrizio30 Gamba Diego30 TRIESTE2.1 Bomben Marco70 Bosisio Luciano40 Lanceri Livio40 Vitale Lorenzo60 Nuovo personale rispetto a BABAR FTE: –BO FTE –MI FTE –PV FTE

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Manpower SVT -Tecnologi BOLOGNA0.2 Gabrielli Alessandro20 MILANO1.1 Coelli Simone40 Citterio Mauro40 Stabile Alberto30 PISA1.8 Moggi Andrea60 Morsani Fabio40 Massa Maurizio50 Raffaelli Fabrizio30 PAVIA2.7 Gaioni Luigi50 Manghisoni Massimo50 Andreoli Claudio50 Pozzati Enrico50 Ratti Lodovico20 Traversi Gianluca50 ROMAIII0.3 Spiriti Eleuterio30 TORINO1.3 Coli Silvia20 Giraudo Giuseppe10 Mereu Paolo50 Trapani Pier Paolo20 Wheadon Richard James30 TRIESTE0.4 Rashevskaya Irina40 TECNOLOGIFTETOTALE7.8 Nuovo personale rispetto a BABAR FTE: –BO FTE –MI FTE –PV FTE –ROMA III FTE –T FTE

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Backup

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ SuperB Vertex Detector Design Issues Smaller beam energy asymmetry 7+4 GeV   =0.28 SuperB (  =0.55 BaBar) Reduces average vertex separation by ~ 2 w.r.t. BaBar: ~ (  Y(4S) c  ~130  SuperB Time dependent analyses require /  z) > ~2 (keep BaBar as target): Radius of beam pipe and first SVT layer need to be reduced : Vertex resolution dominated by first layers: the closer to the IP the better SuperB SVT concept based on Babar SVT with modifications required to operate at a L=10 36 cm -2 s -1 and with the reduced SuperB boost Main Issues Impact on > Detector segmentation to reduce occupancy to acceptable level (<10%) > Radiation hardness Dose ~ 1 Mrad/yr Equivalent fluence ~ n/cm2/yr Machine backgrounds with high luminosity/ “squeezed” bunches/low currents: Present etimate (simulation) of total background rate at SVT inner layer location ~ 5 MHz/cm2 Vertex Separation significance BaBar Improves SuperB boost

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ SuperB SVT Geometry Baseline: use an SVT similar to the BaBar one adding a Layer0 Cannot reuse BaBar SVT because of radiation damage Fast Simulation indicates target performance achievable with: –b.p. inner radius: 1.0cm, –Layer0 radius: 1.5 cm –b.p.+Layer0 material: <0.5%-0.5% X 0 40 cm 30 cm 20 cm Layer0  t resolution (   z) BaBar Improves A beam pipe with r ~ 1 cm highly desirable, but needs to be cooled. Study is in progress to keep total thickness low ~ 0.5 % of X 0 Layer Radius cm cm cm cm to 12.7 cm to 14.6 cm Layer Radius cm cm cm cm to 12.7 cm to 14.6 cm

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Deep NWell MAPS design Full in-pixel signal processing realized exploiting triple well CMOS process Deep nwell (DNW) as collecting electrode Gain independent of the sensor capacitance collecting electrode can be extended Area of the “competitive” nwells inside the pixel kept to a minimum:, they steel signal to the main DNW electrode. Fill factor = DNW/total n-well area ~90% in the prototype test structures Pixel structure compatible with data sparsification architecture to improve readout speed. PRESHAPERDISCLATCH New approach in CMOS MAPS design to improve the readout speed potential: APSEL chip series Proof of principle with the first prototypes realized in 130 nm triple well CMOS process (STMicrolectronics) SLIM5 Collaboration - INFN & Italian University competitive nwell Deep nwell

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Layer0 striplets R&D issues Technology for Layer0 striplets design well estabilshed –Double sided Si strip detector 200  m thick –Existent readout chip (FSSR2 - BteV) meets the requirements for striplets readout with good S/N ~ 25. –Readout speed and efficiency not an issue with the expected background rate (safety factor x5 included)  6% occupancy in 132 ns time window. –Total thickness 0.45% X 0 = (0.2 % (Si) % (Support) % Multiflex) –Possible reduction in material (  0.35% X 0 ) with R&D on interconnections between Si sensor and FEE: Interconnections critical: high number of readout chans/module (~3000). –Multiple layers of Upilex with Cu/gold traces with microbonding (as in SVT) –Kapton/Al microcables with Tape Automated Bonding (as in ALICE experiment) Conceptual design module “flat” Readout Right Readout Left z HDI Si detector 12.9x97.0 mm 2 1 st fanout, 2 nd fanout HDI

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ Layer 0 MAPS per SuperB Con 2 mezzi moduli (unita’ elettriche)/modulo con 8 chips MAPS 256x128 (o 4 chips 256x256) connessi su un bus multistrato Al/kapton collegato ad un ibrido “intelligente” (FPGA  ASIC per gestione dati/buffer) I mezzi moduli sono doppia faccia per coprire le zone morte del chip MAPS (area non trascurabile) ~ 100 mm 8 moduli (unita’ meccaniche con supporto con cooling integrato a microcanali) ~ 100x13 mm2 nell’area attiva. ~13 mm Mezzo modulo ibrido Al bus MAPS chips Supporto con Cooling integrato

G. RizzoAttivita’ 2009 SVT – P-SuperB - 8/9/ A “typical” event MAPS1MAPS2 T1 p side T1 n side T2 p side T2 n side T3 p side T3 n side T3 p side T3 n side MAPS2 and Striplets not present in this run beam T-1,2,3,4 :reference telescope modules S1 S2 S3 T-2,1 T-4,3 Striplets-1 Striplets-2 MAPS-1 MAPS-2 2 hit cluster