P. Morettini 23/1/2015P. Morettini - R&D Phase II Italia 1

Outline Ci sono molte attività in corso; mi soffermerò su quelle di maggior interesse generale o che ritengo interessanti per i gruppi italiani (escludendo ovviamente i nostri cavalli di battaglia). In particolare:  Descoping and costing exercise  Layout “realistico” dei pixel  Readout systems per laboratori e test beams 23/1/2015 P. Morettini - R&D Phase II Italia 2

ITk descoping and costing exercise  Su richiesta dell’LHCC, un documento che illustri il costo di ATLAS Phase II ed i possibili scenari di de-scoping deve essere discusso ad Settembre Un draft dovrà essere sottomesso all’LHCC a Giugno.  ATLAS ha deciso di concentrarsi su tre scenari, con costi di 275, 235 e 200 MCHF. Al vecchio cambio ;-)  Per ITk, i tempi sono molto stretti, non c'è modo di definire il layout che vorremmo, simularlo e definire il costo. Per cui l’idea è di concentrarsi sul layout dell’LoI con estensione a  =4, ed apportare modifiche sulla parte strip.  Si tratta quindi di un puro esercizio, che non deve essere inteso come un indicazione di ciò che vogliamo costruire, ma solo come un’indicazione di come una riduzione del budget influenza le prestazioni. Deve essere coerente con CMS. 23/1/2015 P. Morettini - R&D Phase II Italia 3

ITk “275” layout  LoI + VF extension to  =4  Not clear if we can simulate rings in time (presumably not…)  Should be possible to move to 25x100 pixel size (occupancy/rates) 23/1/2015 P. Morettini - R&D Phase II Italia 4 Cost Strips 95.7 M Pixel 24.8 M Common 11.0 M VF extension 12.0 M Savings(wrt LoI) -8.7 M Total134.8 M

ITk “235” layout 23/1/2015 P. Morettini - R&D Phase II Italia 5 WRT “275”:  VF extension only to  =3.2  Strip “stub” layer removed Cost “275”134.8 M VF to  = M Stub -2.0 M Total126.8 M

23/1/2015 P. Morettini - R&D Phase II Italia 6 ITk “200” layout WRT “275”:  VF extension only to  =3.2  1 strip barrel and 1 disk set removed  2 strip barrel single layer (not stereo) Cost “275”134.8 M VF to  = M 1 barrel+1disk M 2 barrel layes -7.0 M Total 97.8 M

ITk costing – questions Nella comunità Pixel, l’esercizio di de-scoping è visto con un certo scetticismo:  Non rappresenta in alcun modo un layout che vogliamo costruire  Non raccoglie le idee di ottimizzazione del tracciatore esterno con layers a pixel, magari in HV-HR CMOS.  Richiede comunque energie che vengono sottratte ad altre attività. Contiamo comunque di ricavare dall’esercizio un modello di costing che possa essere applicato anche a layouts più interessanti e realistici. Contiamo pure che l’esercizio serva a far maturare le varie tecnologie per la simulazione. 23/1/2015 P. Morettini - R&D Phase II Italia 7

ITk Layout tasks force  Una nuova Task Force, coordinata da Claudia e Andy, è stata incaricata di definire il layout dell’ITk, riducendo a O(2) il numero di opzioni, per la fine del  Serve aiuto per la simulazione (task interessanti anche per giovani). 23/1/2015 P. Morettini - R&D Phase II Italia 8 Aspetti da studiare:  Local supports per i layers 3-4 (con piani inclinati, tipo “alpine” per ridurre la superficie di silicio)  Possibilità di extra layer(s) a pixel in sostituzione di layer strips con tecnologie economiche  Simulazione realistica dei servizi e relativo routing  Dimensionamento corretto del read- out in base alle caratteristiche del rivelatore

ITk Pixel Read-out Nel prossimo futuro dovremo affrontare diversi scenari di readout dei pixel, a diversi livelli di complessità:  Test in laboratorio, da pochi moduli singoli a intere strutture (stave, rings) popolati con quad modules (planari, 3D, CMOS).  Irraggiamenti.  Test beams, anche ad alto rate.  Test di sistema (FELIX, GBT, …) Ci sono al momento diversi sistemi di readout:  USBPix, ROD/BOC, RCE/HSIO, SEABAS, YARR,…  Diversi software per I diversi sistemi (spreco di risorse, difficoltà di scambio di configurazione e risultati, algoritmi di calibrazione diversi).  Diversi schemi di interconnessione, anche se le schede di readout parlano tutte lo stesso linguaggio (line seriali LVDS Mb/s), quindi incompatibilità tra assemblies. 23/1/2015 P. Morettini - R&D Phase II Italia 9

Possibili attivita nel read-out  ROD/BOC versione table-top (BO)  Software unificato  Definizione interfacce HW/FW/SW comuni  Integrazione HV-HR CMOS  Mini-DCS integrato al readout  Concentratore GBT 23/1/2015 P. Morettini - R&D Phase II Italia 10 FE Generic R/O system USBPix RCE ROD/BOC PCIExpress FPGA LV CTRL TX RX

Possibili attivita nel read-out 23/1/2015 P. Morettini - R&D Phase II Italia 11 FE Generic R/O system USBPix RCE ROD/BOC PCIExpress FPGA LV CTRL TX RX Normal R/O board,, FW modifications to drive LV and CMOS controls LVDS serial lines ( RJ45 connectors) FPGA based card with command decoder, LV, CMOS supplies and control generation, voltage monitoring. Communicates with the R/O board via FE-lie serial lines ~1 m cable for irradiations and TB Module carrier card. Passive. Standard connector with I/Os, LV, CMOS supplies and controls

Possibili attivita nel read-out 23/1/2015 P. Morettini - R&D Phase II Italia 12 FE Generic R/O system USBPix RCE ROD/BOC PCIExpress FPGA LV CTRL TX RX Optionally, a GBT concentrator could be used to connect several modules to the readout system GBT