VIPIX (Vertically Integrated PIXels) Attivita’ e Richieste 2011 SUNTO: Programma scientifico: WP1 : sensori ed elettronica di FE WP2 : TDAQ WP3 : Integrazione/meccanica/Test-beam Attivita’ 2010 Programma 2011 Richieste ai Servizi di Sezione Personale Richieste finanziarie Conclusioni S. Bettarini per il gruppo VIPIX-Pisa INFN – Pisa, 22 Giugno 2010 S. Bettarini

Progetto VIPIX Vertically Integrated PIXel Scopo Sviluppare sistemi a pixel per tracciatori sottili di particelle cariche basati su tecnologie di integrazione verticale sottile: sensore+front-end ma anche supporto e cooling sistema: sistema di memorie associative per trigger di traccia di LV1 Durata: triennale (il 2011 e’ il III anno, non considerando il ritardo dovuto alla procedura di valutazione del CCS) Sezioni coinvolte: BO, MI, PI, PG, PV/BG, RM3,TN (PD),TS~15 FTE Il progetto VIPIX ha finalita’ simili a quelle perseguite con successo nel corso del progetto SLIM5 ma punta su una soluzione tecnologica molto innovativa (Vertical Scale Integration) per migliorare le performance dei pixel attivi monolitici (e.g. CMOS MAPS) sviluppati fino ad oggi e per esplorare la possibilita’ di realizzare pixel sottili su alta resistivita’. Il gruppo riunisce tutte le sezioni che fanno ricerca sulle MAPS in Italia. Ho messo in rosso quello che compare nel nome della sigla aperta. L’acronimo VIPIX non poteva contenere tutto quello che facciamo ma la parola sottile e la parola sistema che compaiono nel sottotitolo sono altrettanto importanti. Sottile non solo per la tecnologia a pixel ad integrazione verticale ma anche per I supporti meccanici e cooling. Sistema

VIPIX: Struttura ed attivita’ WP 1: coord. G.Rizzo (L.Ratti deputy) “Pixel ad integrazione verticale” Studio/design dell’architettura di readout per MAPS in VI e FE per pixel ibridi Layout delle matrici di cui sopra Produzione schede di test dei chip realizzati Caratterizzazione dei prototipi (test funzionali, laser, sorgenti) WP 2: coord. M.Villa “Trigger/DAQ” Upgrade delle Edro e AM board WP 3: coord. S.Bettarini “Integrazione, meccanica e test-beam” Sviluppo meccanica e cooling “sottile” mediante microcanali realizzati su supporti ceramici/CF e integrati direttamente su wafer di silicio Test prototipi Integrazione e organizzazione testbeam By FBK-IRST 3 3

R&D on thin pixels CMOS MAPS (SLIM5VIPIX): 0.5 MIP DNW MAPS Efficiency vs. threshold 0.5 0.6 0.7 0.8 0.9 1.0 100 µ m thick 300 32x128 pix - 50 mm pitch CMOS MAPS (SLIM5VIPIX): Single layer DNW MAPS well advanced: 4k pixel matrix with data push readout succesfully tested with beams in 2008 New cell and irradiated DNW MAPS (10Mrad) tested with beams in 2009 Improvements (collection efficiency & readout performance) with 3D MAPS: vertical integration of 2 CMOS layers First prototypes available in Sept. 2010 400 450 500 550 600 650 (e-) M1 - chip 8 not irradiated M1 chip 24 @ 10 Mrad Important contribution from Pisa in the development of the readout architecture for 3D pixels (3D MAPS & 3D Front-end chip for Hybrid Pixels in Dec 2010): lettura ordinata temporalmente, rimozione del MP e storing nel pixel del timestamp Data push and triggered mode same chip! Triggered option reduces pixel module complexity (lower speed for links & less material for pixel bus) Efficiency THR < 4 s Noise Not feasible update Thr. e-

http://www.pi.infn.it/~paoloni/VCI2010.pdf

MAPS & Vertical Integration Technologies VIPIX plans to pursue two different basic approaches: Interconnection between 2 CMOS layers, one layer with a MAPS (DNW) device and analog front-end and the other layer with the digital readout Interconnection between a CMOS readout electronics chip (2D or 3D) and a fully-depleted high resistivity sensor with bump bonding (standard) or with a vertical integration technique (low material budget, more advanced) 3D MAPS 2D MAPS

CMOS MAPS con integrazione verticale RUN PILOTA Primi dispositivi MAPS realizzati su 2 layers (analogico/digitale) run Chartered/Tezzaron 130 nm in produzione  risultati Autunno 2010 (VIPIX) Apsel-like test structures (analog tier) – PI,PV/BG Apsel-like 8x32 matrix (analog tier) – BO,PI,PV/BG Apsel-like 8x32 matrix (digital tier) Apsel-like test structures (digital tier) 3D Digimaps (digital tier) 3D Digimaps (analog tier) – Roma3 2D test structure – Roma3 5.5 mm 6.3 mm 6.3 mm Multilayer sensor - PG Multilayer sensor

DELAY/Status run pilota 2009 At the present time, Tezzaron has 5 separate lots started in the Chartered 3D process with a total of about 220 wafers.  Tezzaron uses a “via first” approach for the fabrication of 3D chip. Chartered has been having difficulty completing the TSV processing. After TSV fabrication and filling, a chemical is used to strip the mask.  Unfortunately, the striping process has been eating into the top of the tungsten filled via leaving a dip in the surface which should not be there.  Several lots have been processed to correct the problem resulting in a delay for all the lots.   The bottom line is that 2D wafers are now not expected until mid July. One extra month is needed for our 3D wafers. Tutte le attivita’ legate al test di queste strutture e a run successivi nella tecnologia Tezzaron/Chartered hanno subito un notevole ritardo. 9

Timeline dei run nella tecnologia Tezzaron/Chartered Pilot run (P-ILC) still under way: expected delivery sept. 2010 First VIPIX run (start 1Q 2010) Fine 2010 Second VIPIX run  Inizio 2012

Dettaglio attivita’ WP1 2010 Fino a oggi Preparazione I sottomissione VIPIX Ottimizzazione cella analogica per MAPS e FE pixel ibridi Sviluppo architettura di readout evoluzione di APSEL: lettura ordinata temporalmente, rimozione del MP e storing nel pixel del timestamp Simulazione completa della versione data push Versione triggered in corso di sviluppo Preparazione Matrici DIGIMAPS e APS per VI Realizzazione batch sensori a pixel su alta resistivita’ con matrici di diverse geometrie compatibili con bump-bonding (SuperB) Da oggi a fine 2010 Test matrici sottomissione pilota da Sett. Caratterizzazione chip FE interconnesso con matrice pixel con bump bonding a IZM Completamento simulazione architetture readout Definizione & layout matrici: MAPS (100x160 pixel, 2 sottomatrici 50x160 readout e pad (3 file) sul lato corto, area attiva 40 mm2, chip 5.6x9.8 mm2) FE pixel ibridi 32x128 layout e dimensioni simili a quelle di ST

Milestones WP1 2010 Caratterizzazione strutture I run VIPIX Tezzaron/Chartered: 10/2010 sottomissione non effettuata Test beam congiunto SuperB con dispositivi del primo run Tezzaron/Chartered (sharing dei costi ~ 30% totale in Gr.V): 9/2010 (risultati 12/2010) non effettuato Sottomissione batch sensori ad alta resistività VIPIX presso FBK-IRST: 6/2010 (realizzato il batch con SuperB) Seconda Sottomissione VIPIX delle matrici MAPS e del chip di front-end per pixel ibridi nella tecnologia Chartered/Tezzaron: 12/2010 (sara’ la I sottomissione)

Attivita’ WP1 2011 Caratterizzazione strutture I run Tezzaron 2Q 2011 Studio danno da radiazione su processo Chartered/Tezzaron Test beam congiunto SuperB Sett 2011. (sharing dei costi ~ 30% totale in GRV) Realizzazione batch sensori a pixel compatibili con interconnessione verticale (fondi gia’ esistenti) Interconnessione chip FE_3D per pixel ibridi: Bump-bonding con sensori 32x128 gia’ esistenti (costi presunti 10-15kE se wafer chip disponibili) Preparazione II run VIPIX per inizio 2012

WP 2: “AM-Trigger/DAQ” Upgrade di trigger-DAQ per Si-detectors EDRO AM Upgrade di trigger-DAQ per estenderne le performance rispetto a SLIM5 Attivita’ svolta a Pisa fino ad oggi: Produzione/test LAMBs per attrezzare la scheda con piu’ memoria associativa Design della nuova scheda con features di auto debugging pronto. Tests approfondito delle due vecchie schede in luglio a Bologna dara’ il via alla produzione del nuovo PCB e relativo montaggio. Design di nuova scheda con molti FPGAs avviato. Goal: 80 MHz di input e grossa potenza per utilizzare molta memoria associativa. La mancanza di performance sopra 40 MHz poteva essere anche un problema di power. Per il nuovo test-beam 2011: backplane nuovo e piu’ affidabile! Essenziale per la efficiente presa dati sulle piccole matrici (150umx150um, 3x3 pixels) da caratterizzare su fascio. S. Bettarini

WP3 : Direct cooling on chip Test direct cooling integrated in the silicon electronic substrate. We are collaborating with the FBK of Trento (Italy) to realize with DRIE process these special micro-channels. Written a document: Under development DRIE trenches for silicon-embedded microchannels. This shape allows the sealing of the trenches with the semiconductor oxide (PECVD). Obtained dimension Goal in production for this structures: runs: Trench width :4 um (5 um) depth channel : 50 um (25 um) Channel diameter : 20 um (50 and 100 um) Channel Pitch : 60 um (150 and 200 um) 15

Test of microchannel integration on silicon sensor The goal is to obtain silicon prototypes comparable in the external dimension to the one in composite material (12.8 width mm x 60 mm length) and to perform the cooling tests at the TFD lab in order to measure hydraulic and thermal parameters. 60 mm 16

Messa a punto del processo (I) OK Hydr. diam ~ 50 um deposito PECVD per sigillare I primi 5 campioni spediti il 15/6 a Pisa. Facendo un over-etching per aumentare il diametro dei canali

Messa a punto del processo (II):100 um Prova per la realizzazione dei canali diam=100 um. Si e’ staccato il pezzetto causando la rimozione del “corridoio” da 30 um Prova successiva: A questo punto la facility DRIE si e’ fermata, necessitando di un intervento di manutenzione …

Caratterizzazione campioni I primi campioni di u-canali “embedded” saranno subito sottoposti a test : survey ottico: le car. meccaniche (presenza cracks, …) strutture robuste: handling non problematico (verifica) realizzate le connessioni con il manifold verifica della tenuta meccanica del PECVD ed in generale della robustezza della struttura caratteristiche moto fluido (regime laminare/turb.) Prime risposte attese per settembre! Proposta: continuare questo sviluppo con un nuovo run di u-canali in 2011 (~7kE@FBK).

Attivita’ 20102011: “silicio piegato” Finalizzazione su rivelatori degli studi di Slim5 sulla caratterizzazione meccanica di campioni di Si assottigliato (fino a 50 um) sotto sollecitazione meccanica. Utilizzare rivelatori 4D-MAPS assottigliati a 100um (area ~ frazione di cm2) e mediante maschere fletterle ed congelarne la posizione incollandole ad un supporto “leggero” di forma cilindrica (necessario pitch adapter per le u-saldature). Nell'ottica di realizzare un layer0 a simmetria cilindrica, valutare le performance di sensori e chip di front-end sotto stress meccanico da piegatura: 1) sensori ad alta resistivita' piegati usando quelli da 200 um e magari se c'e' qualcosa assottigliato con TMAH dei vecchi lotti PRIN. 2) su chip FE_VI assottigliati o chip MAPS assottigliati con multicable se disponibile.

Layout “dimostratore” su fascio(2011) beam DUT: Analog MAPS V.I. MAPS Hybrid pixel MAPS RomaIII Lettura X-Y/X-Y MAPS PG Lettura X-Y/X-Y Movable-table Gli hits del telescopio (slim5) disponibili (offline) per la ricostruzione delle tracce la ricostruzione dell’evento per: analog MAPS/RomaIII-MAPS/PG-MAPS RomaIII puo’ avere a disposizione hits dopo il DUT (MAPS-PG)

Test-Beam 2011 Da sottoporre a test: apsel3T1(M1/2), 3T2 e 5T per nuova misura dell’efficienza. In parassita (2009) e’ stato possibile solo dare un lower limit alle efficienze. fe32x128 bump-bonded to High-W pixel det. (hybrid): gia’ disegnato il carrier per PCB apsel4D 8x128 pixels: problemi di r.o. del chip rendono possibile (in principio, da verificare) operare solo con 1/4 matrice alla volta. Fiducial region (x efficienza) CUT “V.I.” MAPS (run pilota): 2 analog 3x3 matrici (5T_3D): Usare PCB di 5T con carrier nuovo (gia’ pronto) Matrice apsel4D-like 8x32 (3D_TC): carrier nuovo (gia’ pronto) per PCB apsel4D da richiedere una nuova apsel4DEdro transition board Modulo a 3 chip fe32x128 con bus e supporto ? “V.I.” MAPS (run fine 2010): “Grossa” matrice MAPS 100x160 pixel (stessa PCB apsel4D) feVI (32x128) Misure con le Memorie Associative (a flag/attive)

Test-beam 2011 Abbiamo le facilities prodotte in Slim5: telescopio 5 moduli (il raddoppio dei moduli consentirebbe di leggere con l’FSSR2 sempre il p-side) tavolo: OK (nuovi motori e controller by INFN-TO) Power supply, monitoring, ilk : OK Appealing la possibilita’ di sfruttare la AM per run dedicati:DUT con area piccola. Vista la necessita’ di test di sensori piccoli, essenziale avere fascio ad alto P e dalla piccola divergenza:  SPS Vista la impossibilita’ di ottenere 2 settimane all’SPS, bisognera’ fare una lista delle priorita’ e ottimizzare l’utilizzo del fascio. Spese consumo legate a: produzione boards produzione supporti meccanici trasporto materiale cavi hal-free

HOW TO FIND THE RESOLUTION OF THE DUT 300 um Si 300 um Si 300 um Si T1-2 DUT T3-4 sresidual sMS on DUT sextr-track True hit Smeared hit Fit (w/o DUT) Extrapolation True hit T1T4 D zDUT d d s2resolution = s2residual - s2extr-track - s2 MS on DUT depends on (zDUT,resoT,MST) depends on (zDUT,MSDUT)

BTF (@LNF): 0.5 GeV e- Le caratteristiche del fascio che lo rendono unico: 1-10 ns durata dello spill - 50 Hz possibilita’ di scendere fino ad 1 particella/spill IMPULSO Troppo basso per studi di risoluzione (ed efficienza su piccole matrici)!

SPS (@CERN): 120 GeV p+/- Con il telescopio a 3+3 moduli Il fascio all’ SPS e’ ottimale per i nostri studi: Scattering Multiplo minimo Piccola divergenza fascio Con il telescopio a 3+3 moduli

Proposta Milestones 2011 7/2011 Realizzazione test di sistema a Bologna: Dopo la caratterizzazione dei dispositivi V.I. in Lab. Verifica TDAQ Test Meccanica e infrastruture 12/2011 Risultati preliminari analisi dati test-beam su dispositivi V.I. e pixel ibridi.

Richieste ai servizi di sezione Elettronica: Morsani: 40% Design CMOS in VI Test-beam Piendibene: 40% Sviluppo firmware AM boards e integrazione nel TDAQ generale Progettazione Meccanica/Alte Tecnologie: Bosi: 20% Design/FEA/caratterizzazione TFD prototipi u-canali integrati su wafer di Si Disegnatore: Aiuto nella produzione dis. esecutivi per realizzazione prototipi/features per l’officina e supporti meccanici Test-beam Tecnici Alte Tecnologie: 0.5 FTE micro-saldatura ed incollaggio chip; realizzazione silicio “piegato/bagnato” Test prototipi TFD Officina: 0.3 FTE Realizzazione supporti meccanici per Test-beam (primavera 2011) S. Bettarini

Personale e Percentuali 9 Fisici -> 2.2 FTE Fisici 0.8 FTE (richieste) Tecnologi Sez. 2009 VIPIX Batignani PO 20% Bettarini Ric.U 40% Cervelli A. Ass Forti PA Giannetti Dir.Tecn. Giorgi PO Neri Ass Paoloni Ric U Rizzo Ric U FTE Fisici 2.2 Richieste tecnologi: Morsani 40% Piendibene FTE Tecnologi 0.8 S. Bettarini

Richieste Finanziarie 2011-Pisa Da una discussione preliminare (17/6), le richieste complessive di VIPIX sono in linea con quanto previsto (all’approvazione) per il III anno S. Bettarini

Conclusioni Il progetto VIPIX si prefigge di utilizzare tecnologie 3D per realizzare e poi caratterizzare su fascio prototipi di sistemi a pixel sottili per futuri esperimenti. Ritardo nella consegna del RUN Tezzaron/Chartered: Test-beam 2010  2011 VIPIX mantiene la sezione in prima linea su argomenti di forte interesse per la comunita’ HEP: (vedi ad es. AIDA proj FP7con WP3 su V.I. – H.G.Moser-V.Re) Rivelatori a Pixels, Progettazione VLSI, Meccanica/cooling “sottile”, Trigger LV1 con tracciatori al silicio Il gruppo di ricerca e’ ben affiatato (Slim5/PRINs) e commensurato alle attivita’ proposte. S. Bettarini

BackUp Slides S. Bettarini

Attività internazionali sull’integrazione verticale Prima sottomissione 3D Chartered/Tezzaron (contributo italiano finanziato da INFN P-ILC): ha partecipato il Consorzio FNAL-INFN-IN2P3 Seconda sottomissione: interesse sempre più ampio, i prossimi run potrebbero essere organizzati da MOSIS/CMP KEK sta organizzando MPW runs in tecnologia CMOS SOI di OKI (substrato ad alta resistività), con l’opzione di realizzare un’integrazione verticale 3D con il processo T-Micro (ex-Zycube) E’ stato approvato ed è nella fase di negoziazione il progetto europeo FP7 AIDA in cui il WP3 è dedicato all’integrazione verticale (H.-G. Moser, V. Re) 33 S. Bettarini 33

3D-IC MPW Infrastructure CMC-CMP-MOSIS partnering to address MPW runs for 3D-ICs Clustering Manufacturing In place 3D-IC Users In discussion In discussion Reaching a critical mass will allow frequent MPW runs and lower the price S. Bettarini

CMP/MOSIS - CMC, CMP, MOSIS already cooperating since several years offering commonly some processes, and sharing the manufacturing prices. They are engaged this time with the 3D-IC process offer. - The Tezzaron process is the one chosen because of the opportunity of the successful first MPW run organized by Fermilab. - First CMC/CMP/MOSIS MPW run planned for November 2010. - Other processes can be explored if they offer other features than Tezzaron : CMP is in discussion with Austriamicrosystems for a TSV process for System-in-Package (SiP) applications. CMP is in discussion with LETI / ST for the access to a 3D-IC process using copper, with advanced CMOS processes. S. Bettarini

3D Consortium In late 2008 a large number of international laboratories and universities with interest in High Energy Physics formed a consortium for the development of 3D integrated circuits (web page: http://3dic.fnal.gov) Multi-Project Wafer runs allow to share the price by sharing the reticule area (prototype fabrication, low volume productions: some hundreds to hundred thousands parts) Benefits: Sharing of designs Development of special software programs Development of libraries and test structures Design review Sharing of results Frequent meetings Cost reduction Consortium presently comprised of 17 members from 7 countries Fermilab, Batavia IRFU Saclay University at Bergamo LAL, Orsay University at Pavia LPNHE, Paris University at Perugia CMP, Grenoble INFN Bologna University of Sherbrooke INFN at Pisa University of Bonn INFN at Rome AGH University of Science &Technology, Poland CPPM, Marseilles IPHC, Strasbourg Universitat de Barcelona 36 S. Bettarini 36

AIDA WP3 Where to get CMOS wafers from: Proposal Chartered/Tezzaron: rather cheap, available, used by other projects, several AIDA members work already with them. But: would exclude TSV postprocessing (Via last)  Via last postprocessing is seen to be necessary for interconnection of wafers from different technologies. Possible compromise: try to follow both options. Interconnection Technology: Strasbourg recommends T-Micro (ex Zycube) (Microbumps) (favoured over Ziptronix and IMEC).  MPI could negotiate with IZM Berlin (seems to be more expensive, but offers TSV). CPPM in contact with LETI. Compare them and decide Sensors: several possibilities: ‘standard pixel sensors’ from FBK, CNM, MPI and/or CMOS sensors on high res. Probably possible to have several. Need to check compatibility with interconnection process selected. INFN money: 130 kEuro 50 kEuro for material, 20 % INFN overhead, personnel, travel 37 S. Bettarini

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