Tempo di ritardo
Invertitore CMOS Risposta dinamica DD DD R p V out V out C L C L R n V = V = V in in DD (a) Basso Alto (b) Alto Basso
Tempo di ritardo, salita e discesa EE141 Tempo di ritardo, salita e discesa
Circuito RC del primo ordine EE141 Circuito RC del primo ordine v out in C R tp = ln (2) t = 0.69 RC Modello dinamico per il calcolo del tempo di ritardo dell’invertitore
Invertitore CMOS Risposta dinamica DD DD t pHL = f(R on .C L ) = 0.69 R C R p V out V out C L C L R n V = V = V in in DD (a) Basso Alto (b) Alto Basso
Ritardo dell’invertitore Lunghezza minima, L=0.25mm Assumiamo WP = 2WN =2W stessa corrente di pull-down e pull-up resistenze equivalenti RN = RP tempi di ritardo tpLH e tpHL uguali Modello RC del primo ordine 2W W Ritardo: tpHL = (ln 2) RNCL tpLH = (ln 2) RPCL
Invertitore con carico CP = 2Cgunit Ritardo 2W 2W W Cint W CL Carico CN = Cgunit
Risposta dinamica ? tp = 0.69 CL (Reqn+Reqp)/2 tpLH tpHL
Layout della cascata di due invertitori DD PMOS 1.2 m m =2l Out In Metal1 Polysilicon NMOS GND
Ottimizzare le prestazioni Mantenere basse le capacità parassite Aumentare la larghezza dei transistor Attenzione che aumentano anche le capacità di carico! Aumentare VDD (????)
Tempo di ritardo in funzione di VDD
Dimensionamento dei transistor (per un carico fissato) Le capacità intrinseche sono dominanti: Effetto di “autocaricamento”
Rapporto NMOS/PMOS tpLH tpHL tp b = Wp/Wn
Tempi di salita e di discesa