Circuiti Sequenziali Elementi di memoria Logic combinatoria Inputs Outputs Combina-tional Logic Storage Elements Elementi di memoria Stato del sistema Logic combinatoria Funzioni logiche a più ingressi e più uscite Ingressi: segnali dall’esterno Uscite segnali verso l’esterno Altri ingressi: Stato Presente Altre uscite: Stato Futuro State Next State

Circuiti Sequenziali Inputs Outputs Combina-tional Logic Logica combinatoria Aggiornamento dello stato Stato futuro = f(Ingresso, Stato presente) Uscita (Mealy) Uscita = g(Ingressi, Stato presente) Uscita (Moore) Uscita = g(Stato presente) Storage Elements State Next State

Temporizzazione Istanti di aggiornamento dello stato Sincroni Gli elementi di memoria aggiornano lo stato solo in determinati istanti definiti da un segnale di sincronismo (clock) Gli ingressi agli elementi di memoria sono trascurati in tutti gli altri istanti Asincroni Gli elementi di memoria possono cambiare lo stato in ogni istante, a seguito di variazioni degli ingressi agli elementi di memoria

Circuiti sequenziali sincroni Lo stato corrente al tempo t è memorizzato nei registri Lo stato futuro al tempo t+1 è una funzione logica dello stato presente e dell’ingresso al tempo t Le uscite al tempo t sono funzioni logiche dello stato al tempo t e (nel modello di Mealy) degli ingressi al tempo t. Inputs Combina-tional Logic Outputs Storage Elements CLK State Next State

A C D Q y x B CP

A(t+1) = A(t)x(t) + B(t)x(t) B(t+1) = A(t)x(t) D Q A A(t+1) = A(t)x(t) + B(t)x(t) B(t+1) = A(t)x(t) y(t) = x(t)(B(t) + A(t)) C Q A Next State D Q B CP C Q' y Output

1

Tabella di Stato Tabella a più uscite Tabella a più ingressi: Stato presente Ingressi presenti Tabella a più uscite Stato futuro Uscite

A(t+1) = A(t)x(t) + B(t)x(t) B(t+1) =A (t)x(t) y(t) =x (t)(B(t) + A(t)) Present State Next State x(t)=0 x(t)=1 Output x(t)=0 x(t)=1 A(t) B(t) A(t+1)B(t+1) A(t+1)B(t+1) y(t) y(t) 0 0 0 0 0 1 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 0 1 0

Diagrammi di stato Rappresentazione grafica dell’evoluzione dello stato Nodo per ogni stato Arco direzionale per ogni possibile evoluzione dello stato Un etichetta per ogni arco per indicare la configurazione degli ingressi corrispondente alla transizione di stato e per indicare il corrispondente valore dell’uscita

A B 0 0 0 1 1 1 1 0 x=0/y=1 x=1/y=0 x=0/y=0 Type: Mealy

Stati Equivalenti Due stati sono detti equivalenti se per ogni possibile sequenza di ingresso: le corrispondenti evoluzioni dello stato sono equivalenti le corrispondenti sequenze di uscita sono identiche

S2 S3 1/0 0/1 S0/0 S1 1

Semplificazione degli stati 1/0 0/0 S0 S1 0/1 0/0 S0 S1 1/0 0/1

Moore e Mealy Mealy Moore 0/0 x=0 x=1 2/1 1/0 x=1/y=0 1 x=0/y=0 1 x=1/y=1 x=1/y=0 x=0/y=0 1/0 2/1 x=1 x=0 0/0

Moore e Mealy Moore Mealy Present State Next State x=0 x=1 Output 0 1 0 1 1 0 2 2 Present State Next State x=0 x=1 Output 0 1 0 0 1

Esempio 2 Diagramma logico Clock Reset D Q C R A B Z

000 011 010 001 100 101 110 111 Reset ABC Only states reachable from the reset state 000 are used: 000, 001, 010, 011, and 100. The circuit produces a 1 on Z after four clock periods and every five clock periods thereafter: 000 -> 001 -> 010 -> 011 -> 100 -> 000 -> 001 -> 010 -> 011 -> 100 … 1 1

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