Chapter 5 - Part 2 1 Procedura di sintesi  Specifiche  Formulazione – Ricavare un diagramma o una tabella di stato  Assegnazione della codifica di stato.

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1 Chapter 5 - Part 2 1 Procedura di sintesi  Specifiche  Formulazione – Ricavare un diagramma o una tabella di stato  Assegnazione della codifica di stato  Definizione delle equazioni di aggiornamento dello stato (ingressi dei registri)  Definizione delle equazioni di uscita  Ottimizzazione delle funzioni logiche  Mapping tecnologico  Verifica

2 Chapter 5 - Part 2 2 Riconoscitore di sequenza 1101 A B 1/0 A B C A B C 0/0 D 1/1 D AB 1/0 C 0/0

3 Chapter 5 - Part 2 3 Riconoscitore di sequenza 1101 1/1 AB 1/0 C D 0/0 C 1/1 A B 1/0 D 0/0 1/0 0/0

4 Chapter 5 - Part 2 4 Tabella di stato 1/0 0/0 1/1 AB 1/0 C D 0/0 1/0 B 0 0/0 A 0

5 Chapter 5 - Part 2 5 State Present Tabella di stato 1/00/0 1/1 AB 1/0 C D 0/0 Next State x=0 x=1 Output x=0 x=1 A A B 0 B A C0 C D C 0 D A B 0 1

6 Chapter 5 - Part 2 6 Modello di Moore A/0B/0 C/0D/0 0 E/1 0 0 0 11 1 1 10

7 Chapter 5 - Part 2 7 A/0B/0 C/0D/0 0 E/1 0 0 0 11 1 1 10

8 Chapter 5 - Part 2 8  Minimo 2 bit (4 combinazioni)  24 differenti possibili assegnazioni Assegnazione di stato

9 Chapter 5 - Part 2 9  A = 0 0, B = 0 1, C = 1 0, D = 1 1 Present State Next State x = 0 x = 1 Output x = 0 x = 1 0 0 100 0 1 000 1 1 000 1 0 0 101

10 Chapter 5 - Part 2 10 Equazioni di aggiornamento dello stato Y2Y2 Y1Y1 X 1 0 0 0 00 0 0 Y2Y2 Y1Y1 X 0 0 1 0 10 0 1 Y2Y2 Y1Y1 X 1 0 0 0 00 1 1 D1D1 D2D2 Z  Registri D flip-flops

11 Chapter 5 - Part 2 11 Ottimizzazione  D 1 = Y 1 Y 2 + XY 1 Y 2 D 2 = XY 1 Y 2 + XY 1 Y 2 + XY 1 Y 2 Z = XY 1 Y 2 Gate Input Cost = 22 Y2Y2 Y1Y1 X 1 0 0 0 00 0 0 Y2Y2 Y1Y1 X 0 0 1 0 10 0 1 Y2Y2 Y1Y1 X 1 0 0 0 00 1 1 D1D1 D2D2 Z

12 Chapter 5 - Part 2 12  Gray Code: A = 0 0, B = 0 1, C = 1 1, D = 1 0 Present State Next State x = 0 x = 1 Output x = 0 x = 1 0 0 100 0 1 00 1 01 00 1 00 0 101

13 Chapter 5 - Part 2 13 Codifica Gray Y2Y2 Y1Y1 X 1 0 0 0 00 0 0 Y2Y2 Y1Y1 X 1 0 1 0 10 1 0 Y2Y2 Y1Y1 X 0 0 0 0 11 1 0 D1D1 D2D2 Z

14 Chapter 5 - Part 2 14  Performing two-level optimization: D 1 = Y 1 Y 2 + XY 2 Gate Input Cost = 9 D 2 = X Z = XY 1 Y 2 Y2Y2 Y1Y1 X 1 0 0 0 00 0 0 Y2Y2 Y1Y1 X 1 0 1 0 10 1 0 Y2Y2 Y1Y1 X 0 0 0 0 11 1 0 D1D1 D2D2 Z

15 Chapter 5 - Part 2 15 Codifica one-hot Present State Next State x = 0 x = 1 Output x = 0 x = 1 0001 001000 0001010000 1000010000 10000001001001

16 Chapter 5 - Part 2 16 D 0 = X(Y 0 + Y 1 + Y 3 ) or X Y 2 D 1 = X(Y 0 + Y 3 ) D 2 = X(Y 1 + Y 2 ) or X(Y 0 + Y 3 ) D 3 = X Y 2 Z = XY 3 Gate Input Cost = 15

17 Chapter 5 - Part 2 17  Circuito iniziale Mapping tecnologico Clock D D C R Y2Y2 Z C R Y1Y1 X Reset

18 Chapter 5 - Part 2 18 Clock D D C R Y2Y2 Z C R Y1Y1 X Reset

19 Chapter 5 - Part 2 19 Terms of Use  All (or portions) of this material © 2008 by Pearson Education, Inc.  Permission is given to incorporate this material or adaptations thereof into classroom presentations and handouts to instructors in courses adopting the latest edition of Logic and Computer Design Fundamentals as the course textbook.  These materials or adaptations thereof are not to be sold or otherwise offered for consideration.  This Terms of Use slide or page is to be included within the original materials or any adaptations thereof.