LATCH

Circuiti Sequenziali I circuiti sequenziali sono circuiti in cui lo stato di uscita del sistema dipende non soltanto dallo stato di ingresso presente ma anche dalla succesione degli eventi logici che si sono susseguiti in precedenza Ciò che caratterizza i circuiti sequenziali, rispetto a quelli combinatori è la presenza di elementi di memoria capaci di immagazzinare n variabili binarie (VARIABILI DI STATO), che insieme agli ingressi presenti, determinano le uscite e lo stato futuro della macchina

I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP FLOP Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà:  è bistabile: a seconda dell’ingresso memorizza 0 o 1 che mantiene (stati stabili) in assenza di input;  ha due output (etichettati Q e Q’ o Q) che sono sempre l’uno il complemento dell’altro

Sono possibili due configurazioni: latch a porte NOR e a porte NAND: LATCH SR

LATCH SINCRONI E ASINCRONI I latch possono essere sincroni e asincroni:  Latch asincroni : i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano  Latch sincroni : l’istante in cui l’uscita può cambiare è determinato da un segnale periodico detto clock Impulso : transizione del livello di tensione da un livello basso ad un livello alto e viceversa Tempo di ciclo: intervallo di tempo fra due impulsi consecutivi due

LATCH S-R Il latch SR rappresenta l’elemento base della logica sequenziale e costituisce la cella elementare di memoria. S ed R sono detti ingressi di eccitazione Q rappresenta l’uscita all’istante (t-Δt) Q + rappresenta l’uscita all’istante t Q rappresenta l’uscita complementare di Q

SRQQ+Q+ R = 0 S = 0 Q Q = X X Q + = 0 Q = Q + = 1 Q = 0 0 R =1 S = Q + = X 0 Q = Q + = 0 0 Q = 0 0 S = 1 R = Q + = 1 1 Q = Q + = 1 1 Q = 0/1 R = 1 S = LATCH SR Se S=R=0 l’uscita Q resta invariata, cioè Q=Q + R=1 porta Q allo stato stabile 0 RESET S=1 porta Q allo stato stabile 1 SET Le due uscite devono essere sempre complementari, mentre se S=R=1 questo non avviene !!! Il latch non prevede la possibilità di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse l’uscita del latch risulterebbe imprevedibile (ad esempio potrebbe mettersi ad oscillare)

LATCH SR Abbiamo dimostrato che un latch memorizza un singolo bit.Il valore delle uscite dipende oltre che dai valori di ingresso, anche dalla sequenza di valori precedenti delle variabili di ingresso S = Set (forza Q=1) R = Reset (forza Q=0) L’uscita nel generico istante di tempo t è una Q(t) che dipende da: S nell’istante t R nell’istante t Q(t-Δt) = uscita nell’istante (t- Δ t) S R Q Q