Sviluppo di un progetto in collaborazione Trascodificatore BCD – 7Segmenti

Target project 7Seg BCD To 7SEG To BCD X3X3 X2X2 X1X1 X0X0 Y3Y3 Y2Y2 Y1Y1 Y0Y0 CMP Modulo di Comparazione 4 4 Esito della comparazione 0 = diversi, 1 = uguali E 1

Top-Down analysis 7Seg BCD To 7SEG To BCD X3X3 X2X2 X1X1 X0X0 Y3Y3 Y2Y2 Y1Y1 Y0Y0 CMP Modulo di Comparazione 4 4 Esito della comparazione 0 = diversi, 1 = uguali E 1

Top-Down analysis: f_BCD_to_7SEG function BCD To 7SEG X3X3 X2X2 X1X1 X0X0 7 BCD BCD segmenti abcdefg Sette funzioni di quattro variabili g a f b ec d X3 X2 X1 X0

Espressione minima con metodo grafico X 1 X 0 X 3 X Segmento “ X ” Z x = …………………

Espressione minima con metodo grafico X 1 X 0 X 3 X Segmento “ a ” Z a = X3X3 +X 1 +X 2 X 0 Espressione minima SP Somma degli implicati primi

Sintesi dello schematico Z a = X 3 + X 2 X 0 + X 1 + X 2 X 0 Schema logico X0X2X1X3X0X2X1X3 ZaZa

Verifica con la TDV Z a = X 3 + X 2 X 0 + X 1 + X 2 X 0 Schema logico X0X2X1X3X0X2X1X3 ZaZa X’ 0 F1F1 X’ 2 F2F2 Compilare la TDV

Tabella della Verità Z a = X 3 + X 2 X 0 + X 1 + X 2 X 0 X’ X’ F1F ZaZa X3 X2 X1 X0F2F DEC Funzione non completamente specificata

Tabella della Verità Z a = X 3 + X 2 X 0 + X 1 + X 2 X 0 X’ X’ F1F ZaZa X3 X2 X1 X0F2F DEC BCD segmenti abcdefg X3 X2 X1 X0

-Espressione minima con metodo grafico -Sintesi dello schematico -Verifica con la TDV -Creazione di un modulo QUARTUS Processo di sintesi: step by step

Top-Down analysis: f_7SEG_to_BCD function 7SEG To BCD Y3Y3 Y2Y2 Y1Y1 Y0Y0 7 7SEGBCD Quattro funzioni di sette variabili BCD segmenti abcdefg Y3 Y2 Y1 Y0

f_7SEG_to_BCD: sintesi Strumenti a disposizione: -Mappe di Karnaugh -Teorema di espansione -Algebra di Boole

Top-Down analysis: Comparison CMP Modulo di Comparazione Esito della comparazione sugli ingressi 0 = diversi, 1 = uguali E K’K”

Top-Down analysis: Comparison CMP Modulo di Comparazione Esito della comparazione sugli ingressi 0 = diversi, 1 = uguali E K’K” K’ 0 K’ 1 K’ 2 K’ 3 ZcZc K’’ 0 K’’ 1 K’’ 2 K’’ 3 Prima ipotesi di progetto: realizzazione con porte logiche Creare un modulo Quartus con nome: f_CMP4

Top-Down analysis: Comparison CMP Modulo di Comparazione Esito della comparazione sugli ingressi 0 = diversi, 1 = uguali E K’K” Seconda ipotesi di progetto: Decoder e Multiplexer K’ BCD K’’ BCD 4 4 E ? Creare un modulo Quartus con nome: f_CMP4 DECDEC MUXMUX ?

Top-Down analysis: MUX M U X 16 K’’ BCD 4 ? 1 Quartus comp. MUX2 ?

Top-Down analysis: DEC DEC4DEC4 Enable I 1 I 0 Y0Y Y1Y Y2Y E I 1 I 0 Y3Y3 Y0Y1Y2Y3Y0Y1Y2Y3 Codice 1/2^n

Top-Down analysis: DEC K’’ BCD 4 Quartus comp. DEC4 D E C 16 E DEC4DEC4 Enable I 1 I 0 Y0Y1Y2Y3Y0Y1Y2Y3 ?

Suddivisione dei sotto progetti e specifiche per i nomi dei componenti Trascodificatore BCD->7SEG Trascodificatore 7SEG->BCD 7 FUNZIONI (4 VAR) 4 FUNZIONI (7 VAR) Comparatore Impl.con porte logiche Impl. con DEC e MUX a b c d e f g Y 3 Y 2 Y 1 Y 0 DEC MUX f_BCD_to_ Es:f_BCD_to_a f_7SEG_to_ Es:f_7SEG_to_Y3 f_CMP4 f_DEC4 f_DEC16 f_MUX2 F_MUX16