Laboratorio di Microelettronica Progettazione di circuiti integrati analogici contatto: Andrea Neviani tel: +39 049 827 7659 fax: +39 049 827 7699 e-mail: neviani@dei.unipd.it contatto: Andrea Gerosa tel: +39 049 827 7728 fax: +39 049 827 7699 e-mail: gerosa@dei.unipd.it contatto: Andrea Bevilacqua tel: +39 049 827 7664 fax: +39 049 827 7699 e-mail: bevilacqua@dei.unipd.it

Circuiti integrati analogici CMOS Perché? perché analogici? se non si scende a scala atomica, le grandezze fisiche sono analogiche (ampiezza reale, tempo continuo)  c’è sempre bisogno di interfaccie A/D e D/A se sono richieste prestazioni estreme (alta velocità, bassa potenza) l’approccio analogico è più conveniente perché integrati? prestazioni, area, affidabilità, immunità ai disturbi costo inferiore per produzioni su larga scala ( 10.000) perché CMOS? è necessaria per i circuiti digitali VLSI un sistema elettronico richiede sia elaborazione analogica che digitale

Circuiti analogici integrati Peculiarità la geometria dei dispositivi è importante a livello circuitale: strutture differenziali, specchi di corrente a livello fisico (layout): scelte geometriche influenzano le prestazioni a livello di testing: accessibilità dei nodi interni normalmente il sistema è misto analogico-digitale indicativamente 20% analogico, 80% digitale la parte analogica richiede l’80% del tempo di progetto la progettazione analogica si presta poco all’automazione ed è fatta in gran parte a livello di circuitale e di transistor iterazioni del ciclo di progettazione prima di avere il circuito funzionante: 2-3 per i circuiti analogici, 1 per i circuiti digitali

Flusso di progettazione analogico 1/2 idea di applicazione partizionamento in moduli funzionali analogici e digitali definizione delle specifiche della parte analogica e della parte digitale definizione dell’architettura della parte analogica scelta dei blocchi analogici (ampl., filtri, conv. A/D e D/A) simulazioni funzionali (MATLAB, VHDL-AMS) risultato: specifiche per i singoli blocchi analogici progetto a livello circuitale dei blocchi analogici scelta della topologia circuitale del blocco dimensionamento dei componenti e delle polarizzazioni simulazione a livello di transistor (SPICE, Spectre, ...)

Flusso di progettazione analogico 2/2 progetto a livello fisico (layout) floorplanning dell’area di silicio a disposizione definizione geometrica assoluta e relativa dei transistor e dei componenti passivi realizzazione delle interconnessioni distribuzione dei clock e delle linee di alimentazione progetto per la verificabilità sperimentale (design for testability) in un circuito integrato sono accessibili solo i terminali I/O vanno previsti terminali aggiuntivi per poter osservare nodi interni critici con la minima perturbazione delle prestazioni strutture di test aggiuntive (copie di blocchi o componenti critici)

Considerazioni sulla progettazione analogica in generale, la progettazione di un circuito analogico è più complessa di quella di un circuito digitale richiede una conoscenza approfondita della tecnologia del silicio e dei modelli dei dispositivi richiede una conoscenza di base dei circuiti digitali sono rari i circuiti integrati interamente analogici richiede un utilizzo corretto della simulazione: la prima fase della progettazione è sempre basata su calcoli manuali, anche se non molto accurati la simulazione aiuta a scegliere tra diverse soluzioni e a ottimizzare le prestazioni della soluzione prescelta; non trasforma un cattivo circuito in un buon circuito

Esempio di sistema misto analogico/digitale LNA ASP ADC DSP mC mP DAC LPF PA in out LNA: Low Noise Amplifier ASP: Analog Signal Processing (filtraggio, equalizzazione, decodifica, demodulazione, ...) ADC, DAC: convertitori A/D e D/A LPF: Low Pass Filter PA: Power Amplifier

Applicazioni dei circuiti analogici integrati conversione analogico-digitale e digitale-analogica canali di lettura/scrittura per hard disk drives filtraggio di segnali a tempo continuo e a tempo discreto modem codificatori, decodificatori ricevitori a radiofrequenza anelli ad aggancio di fase (PLL, DLL)

Percorso per una tesi di progettazione integrata Fondamenti di elettronica Elettronica digitale Circuiti integrati digitali Lab. Elettronica Digitale mC e DSP Elettronica analogica Prog. circ. int. analogici Cir. int. telecom Microelettronica Circ. int. eleaborazio-ne segnali Nano elettronica Disp. opto elettronici Qualità e affidabilità

Laboratorio di Microelettronica CAD facilities 45 Sun Solaris WS with CAD for IC design (for students and graduation thesis) 6 Linux WS with CAD for IC design (research) Full-custom design flow: Cadence Design Framework II Spectre / Hspice sim. Digital design flow: VHDL/Verilog simulation and synthesis (Synopsys) standard cells or FPGA/CPLD implementation

Analog integrated circuit design Introduction design of analog and mixed-signal CMOS integrated circuits for biomedical, data storage and wireless applications prototype fabrication through external foundry services prototype testing at Microelectronics laboratory

Analog integrated circuit design Main projects Ongoing projects: CMOS and SiGe BiCMOS RF receivers for UWB applications Analog turbo decoders for wireless and data storage applications ADC’s for multistandard wireless receivers Completed designs: Low-power, low-voltage circuits for implantable biomedical applications Design of low-voltage, log-domain filters HDD read/write channels

Analog integrated circuit design Ultra wideband LNA Bandwidth: 2.3—9.2 GHz Input match: < -10 dB in-band Power gain: 9.3 dB Noise figure: 4 dB IIP3: -6.7 dBm Power: 9 mW chip designed at UCB in a 0.18 mm CMOS technology (supervisor prof. A. Niknejad) chip area (including pads) 1.1 mm2

Analog integrated circuit design UWB RF front-end Designs in digital 0.13 mm CMOS technology: 3 – 5 GHz LNA in digital CMOS 0.13 mm successfully tested (results to appear on IEEE Microwave and Wireless Componets Letters) 3 – 8 GHz LNA + notch filter in digital CMOS 0.13 mm back from foundry dual-band VCO in in digital CMOS 0.13 mm back from foundry

Analog integrated circuit design UWB RF front-end Designs in SiGe 0.35 mm BiCMOS technology: 3 – 10 GHz LNA + quadrature mixer + notch filter

Analog turbo decoders compute the product terms of the sum-product decoding algorithm using analog multipliers CMOS in weak inversion current domain

Analog integrated circuit design 40-bit analog turbo decoder for UMTS first example of a real-world decoder

Analog integrated circuit design 40-bit analog turbo decoder for UMTS 3M, 2P, 0.35 m CMOS area (excluding pads): 9 mm2 (including I/O interface) 4.1 mm2 (decoder core) transistor count: 40,000 (I/O interface) 26,000 (decoder core) data rate: 2 Mb/s power @ VDD= 2 V : 7.6 mW (whole chip) 4.1 mW (decoder core) energy/bit/trellis state: 1.4 nJ

ADC for multistandard wireless receivers Analog integrated circuit design ADC for multistandard wireless receivers Motivations scenario of wireless receivers evolving towards multimode environment ADC is a critical, power-hungry block  worth studying a solution to minimize the cost of a multistandard implementation Architecture SD is a good candidate: three design parameters (OSR, modulator order, quantization levels) to act on to adjust the DR different modular structures explored, two actually realized: 2-1-1 cascaded SD is hybrid 2-1 SD + 4-bit FLASH in both cases, two of the three modules of the ADC can be switched on and off, as required by the DR of the target standard

ADC for multistandard wireless receivers Analog integrated circuit design ADC for multistandard wireless receivers Targeted standards: GSM, BT, UMTS, WLANa 2P, 4M 0.35mm CMOS technology Test of both prototypes under way Target performance: GSM BT UMTS WLAN OSR 180 90 24 10 Fs (MHz) 49 92 200 DR (dB) 85 72 62 59 P (mW) 4.6 5.5 7.4 18.9

ADC for multistandard wireless receivers circuit details fully-floating double-sampling SC integrators high SR, programmable gm OTA

ADC for multistandard wireless receivers Analog integrated circuit design ADC for multistandard wireless receivers Chip layout & simulated performance

Analog integrated circuit design Single chip cardiac pacemaker Power consumption and device size reduction are highly desirable in pacemakers full integration in standard CMOS System must be micro-power and moderately low-voltage due to battery constraints exploit LP and LV design techniques Signal digitization in input stage allows advanced pacing two-channel fully-integrated A/D interface realized

Analog integrated circuit design Single chip cardiac pacemaker 2 channels + auxiliary circuits Input signal amplified and filtered Log-Domain variable-gain filter A/D conversion 8b SD converter 2 voltage multipliers integrated on-chip

Analog integrated circuit design Single chip cardiac pacemaker min input signal: 100 mV center-band frequency: 100 Hz (atrial), 70 Hz (ventricular) area: 2.2 mm2 power: 4.8 mW @ 1.8 V

Design of low-voltage, log-domain filters Analog integrated circuit design Design of low-voltage, log-domain filters 3rd order low-pass Chebychev filter adjustable BW: 40 - 300 KHz dynamic range: 51 dB supply voltage: 1.2 V max power consumption: 110 mW technology: 2M, 2P, 0.8 mm CMOS (VTH=0.8 V)

Analog integrated circuit design Hard disk drive read/write channels CMOS low-noise preamplifier with programmable gain and bandwidth Switched-current FIR filter for pre-equalization with programmable coefficients High-speed flash ADC CMOS write driver with programmable current pulse

Concluding remarks – area of expertise A/D conversion (SD, flash, pipeline) high frequency (HDD, wireless receivers) low frequency & very low-power (biomedical) analog filters SC, Log-domain current-domain approach RF front-end UWB