Luca Pizzamiglio Dipartimento di Elettronica ed Informazione Corso di Laurea in Ingegneria Informatica 17 Giugno 2003 Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Sommario Obiettivi Analisi lavori precedenti Descrizione metodologia Attività svolta Stimatori Validazione Conclusioni Dedicata a Gilli, Giulio, Vane, Guasco, Gian, Albe, Dade, Ermo

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Obiettivi Definire una metodologia di stima dellarea HW in supporto ad un flusso di codesign HW/SW (partizionamento) Dispositivo target: famiglia di FPGA Virtex-II Pro di Xilinx Sviluppo di stimatori adattabili a livelli di astrazione superiori Specifiche SystemC Sintesi logica Area occupata Stimatori Descrizioni VHDL Sintesi ad alto livello

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Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Lavori precedenti Stima d'area per circuiti integrati (ASIC) Non esportabile a FPGA con lookup table Stima del mapping tecnologico (M. Xu e F. J. Kurdahi) Stima delle LUT dalla descrizione gate level Approccio fast-synthesys Scansione della netlist Dispositivo di riferimento XC4000 di Xilinx Livello di astrazione troppo basso Approccio fortemente legato al dispositivo Differenze strutturali tra XC4000 e Virtex-II Pro

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Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Virtex-II Pro Microprocessore PowerPC 405 Slices LUT Elementi di memorizzazione Moltiplicatori 18x18 bit in complemento a 2 Blocchi di SelectRAM+ Risorse di comunicazione Obiettivo della stima Slices LUT Flip-flop F G FF

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Metodologia Analisi della descrizione VHDL RTL MuxRegistri Operatori aritmetici Logica sparsa FSM Unità di elaborazione Unità di controllo

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Metodologia Approccio additivo Stima componenti base Multiplexer Registri Operatori aritmetici Sommatori, incrementatori Moltiplicatori Comparatori Stima macchina a stati finiti Per il momento non viene considerata la logica sparsa

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Metodologia La somma non è un buon indicatore Correlazione elevata (0,9) Le ottimizzazioni impattano significativamente sul risultato finale Errore troppo elevato Modello Stima di un coefficiente correttivo

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Metodologia Oggetto della stima Componenti base Macchine a stati finiti Coefficienti di correzione Validazione modello Learning-set Sintesi Analisi (correlazione) Stimatore Validazione

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Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Stime di base Componenti base Generazione automatica learning-set Ottimizzazioni ininfluenti Validazione basata sulla correlazione Macchine stati finiti Individuazione learning-set Sintesi con differenti direttive di ottimizzazione Validazione attraverso l'applicazione degli stimatori ad un insieme di esempi di validazione diverso da quello usato in fase di addestramento

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Stime dei coefficienti correttivi Ottimizzazioni a livello RT Propagazione gerarchica delle costanti Appiattimento totale della gerarchia Effort massimo Si individuano due classi di ottimizzazioni Ottimizzazione dell'area Ottimizzazione del tempo coefficiente di correzione delle LUT Stima dell'impatto delle ottimizzazioni Stima delle dimensioni della logica sparsa coefficiente di correzione dei flip-flop Stima dell'impatto delle ottimizzazioni

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea La validazione Esempi di validazione 3 sezioni dellalgoritmo AES Un timer La cifratura con DES Numero esiguo di esempi di validazione (5) Sufficiente per validare la metodologia e validare il prototipo di stima

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea La validazione Ottimizzazione rispetto allarea

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea La validazione Ottimizzazione rispetto al tempo

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Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Conclusioni Gli stimatori ottenuti sono molto veloci e fanno uso di poche informazioni Viene introdotto un errore non trascurabile Varianza dellerrore contenuta (0,037-0,042) Metodo di stima grossolano Informazioni dalto livello Sviluppi futuri Utilizzo di altre approssimanti (es. reti neurali) Numero di esempi molto maggiore Automazione estrazione stimatori

Stimatori d'area per descrizioni VHDL derivate da SystemC per sistemi basati su FPGA Esame di laurea Fine Per approfondimenti si prega di consultare le parti postergate della tesi F i n e