A.S.E.18.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 18 Reti sequenzialiReti sequenziali Tecniche di descrizioneTecniche di descrizione –Tabella di flusso –Grafo orientato –Diagramma di flusso Altri Flip –FlopAltri Flip –Flop

A.S.E.18.2 Richiami Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione EsempioEsempio –Flip-Flop R-S

A.S.E.18.3 Descrizione di reti sequenziali Varie tecniche di rappresentazioneVarie tecniche di rappresentazione –Tabella di flusso Molto compatta, può essere utilizzata per la sintesiMolto compatta, può essere utilizzata per la sintesi –Mediante grafo Molto compatto, evidenzia la memorizzazioneMolto compatto, evidenzia la memorizzazione –Mediante diagramma di flusso Intuitivo, di facile interpretazioneIntuitivo, di facile interpretazione –Mediante forme donda Fornisce indicazione dellandamento nel tempoFornisce indicazione dellandamento nel tempo –Mediante linguaggio di programmazione Consente la verifica e sintesi automaticaConsente la verifica e sintesi automatica

A.S.E.18.4 Tabella di flusso Tante righe quanti sono gli stati interniTante righe quanti sono gli stati interni Tante colonne quante sono le configurazioni degli ingressiTante colonne quante sono le configurazioni degli ingressi In ogni casella si indica lo stato di arrivoIn ogni casella si indica lo stato di arrivo Lo stato è cerchiato se non cambiaLo stato è cerchiato se non cambia A destra della tabella si può riportare il valore delle usciteA destra della tabella si può riportare il valore delle uscite Q SR YSRQ00Q R S Q Q

A.S.E.18.5 Grafo di flusso I nodi corrispondono agli statiI nodi corrispondono agli stati –Internamente è indicato il valore dello stato e delle variabili duscita –da ogni nodo partano tanti archi quante sono le configurazioni degli ingressi Gli archi orientati corrispondono alle transizioni dovute agli ingressiGli archi orientati corrispondono alle transizioni dovute agli ingressi –Sopra gli archi è riportata la configurazione degli ingressi corrispondente –Le configurazioni degli ingressi che danno luogo a stati non specificati comportano archi interrotti

A.S.E.18.6 Grafo del Flip – Flop S - R Gli archi che si richiudono sullo stesso stato da dove partono indicano uno sto stabile di MemorizzazioneGli archi che si richiudono sullo stesso stato da dove partono indicano uno sto stabile di Memorizzazione SR Y/Q 0/0 1/ , 10 00, SRQ 00Q R S Q Q

A.S.E.18.7 Forme donda Si riportano sia gli ingressi, sia le uscite, che gli stati interneSi riportano sia gli ingressi, sia le uscite, che gli stati interne S R Q t Y = Q R S Q Q

A.S.E.18.8 Elementi base del diagramma di flusso (ASM= Algoritmic State Machine) Blocco di StatoBlocco di Stato –AAAEtichetta –nnnnumerazione di stato –X, Y, Z Uscite attive X, Y, Z nnnAAA

A.S.E.18.9 Elementi base del diagramma di flusso 2 Blocco DecisionaleBlocco Decisionale –(A+B)CCondizione su gli ingressi –Y (1) (V)Condizione verificata –N (0) (F)Condizione non verificata (A+B)C YN

A.S.E Elementi base del diagramma di flusso 3 Blocco di UscitaBlocco di Uscita –Utile per le uscite asincrone –X, Y, Z Uscite attive X, Y, Z

A.S.E Condizioni sul Diagramma di flusso 1 SiNO SiNO X, Y, Z nnnAAA (A+B)C Y N nnnAAA (A+B)C Y N

A.S.E Condizioni sul Diagramma di flusso 2 SiNO SiNO X, Y, Z mmAR K=0 YN X, W nnAH X, Y, Z mmAR K=0 Y N X, W nnAH

A.S.E Diagramma di flusso del Flip – Flop S-R 0Y0 S=0, R=0 Y S=0, R=1 S=1, R=0 Y Y Q 1Y1 S=0, R=0 Y S=1, R=0 S=0, R=1 Y Y SRQ 00Q R S Q Q

A.S.E Altre rappresentazioni del F- F [S-R] R SQ R Y R S Q Q R S Q Q

A.S.E Flip – Flop S – R con abilitazione Tabella di veritàSchemaTabella di veritàSchema R S Q Q CkSRQ 0xxQ 100Q Ck

A.S.E Problema dellinstabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 0101 Q CkA 1010 Q

A.S.E Architettura MASTRE - SLAVE MASTERSLAVE MASTERSLAVE R S Q Ck M S Q Q M QMQM Ck S RSRS

A.S.E Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamenteIl clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverterNon possono essere ottenuti con un inverter Ck M Ck S Ck M Ck S no

A.S.E Conclusioni Reti SequenzialiReti Sequenziali Flip Flop R-SFlip Flop R-S Tecniche di descrizioneTecniche di descrizione R-S con abilitazione (Clock)R-S con abilitazione (Clock) Problemi di instabilitàProblemi di instabilità Struttura Master – SlaveStruttura Master – Slave Fasi non sovrapposteFasi non sovrapposte