Convertitore A/D ad integrazione a doppia rampa
Algoritmo di conversione A/D ad approssimazioni successive
Convertitore A/D ad approssimazioni successive basato su DAC
Algoritmo di conversione A/D ad approssimazioni successive: versione a divisione di resto
Convertitore A/D a 5 bit unipolare a ridistribuzione di carica
Convertitore A/D a 5 bit con segno a ridistribuzione di carica
Convertitore A/D ibrido a resistenze e capacità
Convertitore A/D a ridistribuzione di carica con correzione di errore
Diagramma di flusso di conversione A/D di tipo algoritmico
Diagramma a blocchi di un convertitore A/D algoritmico
Moltiplicatore per 2 per convertitore A/D algoritmico
Convertitore A/D flash a 3 bit
Comparatore “clocked” CMOS per convertitore A/D flash
Uso di porte NAND a 3 input per rimuovere singoli errori di “bubble”
Esempio di circuito “voting” per la rimozione degli errori di “bubble”
Comparatore “clocked” con preamplificatore per ridurre il flashback
Convertitore A/D a 8 bit a 2 passi
Convertitore A/D a 8 bit a 2 passi con correzione digitale dell’errore
Convertitore A/D a 4 bit ad interpolazione
Metodo per l’equalizzazione dei ritardi nei convertitori ad interpolazione
Convertitore A/D “folding” a 4 bit
Blocco circuitale “4-folding”
Convertitore A/D a 4 bit “folding” e “interpolating”: 4-folding, interpolate-by-2
Generazione dei 2 MSB per il convertitore A/D folding già mostrato
Convertitore A/D in pipeline
Approssimatore digitale (blocco DAPRX del convertitore A/D in pipeline precedente) ad 1 bit … … e multi-bit
Convertitore A/D time-interleaved a 4 canali