MACCHINE A STATI FINITI

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Transcript della presentazione:

MACCHINE A STATI FINITI Antonio Deledda Corso di Elettronica dei Sistemi Digitali LS AA 2005-2006

Macchina a Stati Finiti (Fsm) Y(n)=f(x(n)) => Sistema Combinatorio Y(n)=f(x(n),x(n-1),x(n-2),…..) => Macchina a Stati finiti

Struttura di una FSM La rete combinatoria realizza le funzioni ω e δ (tabelle di verità) Rete sincrona LLC (Level Level Clocked) La macchina cambia stato ad ogni fronte attivo del clock (ogni nuovo “colpo di clock”) I registri di stato (FF) memorizzano il valore presente delle variabili di stato

Macchina a Stati Finiti DESCRIZIONE DI MEALY DESCRIZIONE DI MOORE S(n+1) = F( x(n) , S(n) ) Y(n) = F( S(n) , X(n) ) S(n+1) = F( x(n) , S(n) ) Y(n) = F( S(n) )

Definizioni Una FSM è una macchina di Moore se, ad ogni istante, il valore delle uscite dipende esclusivamente dallo stato attuale e non dallo stato attuale degli ingressi. Una FSM è una macchina di Mealy se, ad ogni istante, il valore delle uscite dipende sia dallo stato attuale che dall' attuale valore degli ingressi. Durante la permanenza in uno stato, una variazione dell'ingresso di una macchina di Mealy può ripercuotersi immediatamente sull'uscita. Una macchina di Moore può essere trasformata in una macchina di Mealy con lo stesso numero di stati. Una macchina di Mealy può essere trasformata in una macchina di Moore con un numero di stati generalmente maggiore.

FSM: Implementazione Fisica (Mealy) S(n+1) STATO S(n) X(n) STATO S(n) Y(n) X(n) (Glitch) (Glitch)

FSM: Implementazione Fisica (Moore) S(n+1) STATO S(n) X(n) Y(n) (Glitch) (No Glitch)

FSM: Implementazione VHDL (Moore) Architecture struct of FSM is type stato is (a,b,c,d); signal cs,ns : stato; Begin -- Processo sequenziale process(clk,reset) begin if reset='1' then cs <= a; elsif clk'event and clk='1' then cs <= ns; end if; end process; process(cs,ns,ingressi) begin case cs is when A=> out <= uscita1; if ingressi=… then ns <= A; elsif ingressi=… then ns <= B; else ns <= C; end if; when B=> out <= uscita2; When others => out<= uscita3; End case;

FSM: Implementazione VHDL (Mealy) Architecture struct of FSM is type stato is (a,b,c,d); signal cs,ns : stato; Begin -- Processo sequenziale process(clk,reset) begin if reset='1' then cs <= a; elsif clk'event and clk='1' then cs <= ns; end if; end process; process(cs,ns,ingressi) begin case cs is when A=> if ingressi = …then out <= uscita1; elsif ingressi=… then out <= uscita2; else out=uscita3; end if; if ingressi=… then ns <= A; ns <= B; ns <= C; [………………………………………..] End case;