Università di Modena e Reggio Emilia Facoltà di Ingegneria – Sede di Modena Corso di Laurea in Ingegneria Elettronica CERN European Organization for Nuclear Research Progetto di due circuiti integrati digitali resistenti a radiazione per la lettura di dati da esperimenti di fisica delle alte energie. Relatore: Prof. Ing. Giovanni Verzellesi Tesi di: Sandro Bonacini Correlatori: Dr. Alessandro Marchioro Dr. Kostas Kloukinas Controrelatore: Prof. Ing. Fausto Fantini

Sommario Tecniche di realizzazione di circuiti integrati resistenti a radiazione Il CERN e la fisica delle alte energie L’acceleratore LHC e l’esperimento CMS Il calorimetro elettromagnetico ECAL ed il preshower. Il Kchip: un circuito per la lettura di dati dal preshower Una RAM statica “radhard” in tecnologia CMOS 0.13 micron Conclusioni

Effetti dovuti a radiazione nei dispositivi MOS Threshold voltage shift Leakage current

Radiation hardening mediante tecniche di layout Inverter Drain interno al gate Source esterno Guard ring Utilizzo di una tecnologia commerciale NMOS: Enclosed Layout Transistor p+ Guard Rings PMOS: Standard transistor

Single Event Upset e ridondanza Una particella carica che attraversi i dispositivi può mutare il valore dell’uscita Impossibile utilizzare logiche dinamiche o memorie dinamiche È necessaria una ridondanza nei dati memorizzati Le state machines impiegate nella logica di controllo sono di solito triplicate

Sommario Tecniche di realizzazione di circuiti integrati resistenti a radiazione Il CERN e la fisica delle alte energie L’acceleratore LHC e l’esperimento CMS Il calorimetro elettromagnetico ECAL ed il preshower. Il Kchip: un circuito per la lettura di dati dal preshower Una RAM statica “radhard” in tecnologia 0.13 micron Conclusioni

Il Large Hadron Collider ed il Compact Muon Solenoid CMS CERN LHC Collisioni protone-protone fino ad un energia di 14 TeV

Il sistema di lettura dati del preshower Silicon strip detector I dati da 4 rivelatori convergono in 1 link ottico uscente dall’esperimento È necessaria un unità che unisca i 4 canali: il Kchip Preamplifier and analog memory ADC Kchip Serializer and laser driver Outgoing optical link 800 Mbit/s

Sommario Tecniche di realizzazione di circuiti integrati resistenti a radiazione Il CERN e la fisica delle alte energie L’acceleratore LHC e l’esperimento CMS Il calorimetro elettromagnetico ECAL ed il preshower. Il Kchip: un circuito per la lettura di dati dal preshower Una RAM statica “radhard” in tecnologia 0.13 micron Conclusioni

Il Kchip: funzionalità Lettura dei dati da 4 ADC ad alta risoluzione (12-bit) Buffering Formattazione del pacchetto dati Ottimizzazione del fattore di utilizzo del collegamento Aggiunta di informazioni importanti per la ricostruzione degli eventi CRC Controllo della parte analogica Costante monitoraggio di possibili malfunzionamenti e perdite di sincronizzazione Segnalazione di eventuali problemi Gestione ad alto livello del collegamento ottico Frequenza di lavoro (clock LHC): 40 MHz

Il Kchip: progettazione Tecnologia CMOS 0.25 micron Implementazione della logica grazie ad una libreria di standard cells Tecniche CAD permettono la sintesi ed il piazzamento automatico. Impiego di un linguaggio di descrizione dell’hardware: Verilog Simulazione

Il Kchip: layout finale Dimensioni: 6×5 mm² Numero pad di input/output: 152 Area occupata da standard cells: 2×2 mm² Numero di standard cell gates: 13380 Buffers composti da 6 blocchi di SRAM per un totale di ~ 80 kbit Numero totale di dispositivi: ~ 660000

Il prototipo KchipB Differenze dal Kchip: Effettuato un primo testing 1 solo canale di input Buffer di dimensioni ridotte Chip di dimensioni 3.15×2.00 mm² Effettuato un primo testing

Sommario Tecniche di realizzazione di circuiti integrati resistenti a radiazione Il CERN e la fisica delle alte energie L’acceleratore LHC e l’esperimento CMS Il calorimetro elettromagnetico ECAL ed il preshower. Il Kchip: un circuito per la lettura di dati dal preshower Una RAM statica “radhard” in tecnologia 0.13 micron Conclusioni

Una SRAM resistente a radiazione in tecnologia CMOS 0.13 micron Necessaria per misure di sensibilità ai SEU Architettura: Dual-port dal punto di vista esterno Lettura e scrittura nel medesimo ciclo di clock Doppio bus di indirizzi Cella di memoria single-port a 6 transistori Conseguente risparmio di area Lettura e scrittura avvengono in tempi separati Dimensione configurabile Estrema modularità Tecniche di self-timing

SRAM: La cella di memoria Power Word-line Access transistors Dimensioni: 2.58 × 3.73 micron Densità massima: 104 kbit/mm² Bit-lines Ground

SRAM: Tecniche di self-timing Array di celle di dimensione configurabile Aggiunta di una colonna ed una riga di celle “dummy” Le dummy bit-lines e word-line sono utilizzate per la temporizzazione Stessi ritardi delle linee normali Indirizzate ad ogni operazione di lettura/scrittura Dummy Bit-lines Dummy Word-line

SRAM: layout finale Logica di controllo implementata con standard cells piazzate manualmente Cella di memoria e blocchi adiacenti full-custom layout Risultato: una macrocella contenente 256 × 9 bit Frequenza massima di lavoro: 156 MHz (tipica) Data input register Bit-line driver Column decoder Word-line decoder Timing logic Memory cell array Address register & multiplexer Data output latch Read logic

Conclusioni Progettato il Kchip per la lettura di dati dal preshower dell’esperimento CMS In fase di prima fabbricazione Prototipo realizzato ed in fase di testing Progettata una RAM statica per la misura di sensibilità ai Single Event Upsets della tecnologia CMOS 0.13 micron In fase di fabbricazione