Architetture di Calcolo per le TLC Informazioni Generali

INFORMAZIONI GENERALI Ing. Pasquale de Ruvo p.deruvo@ba.issia.cnr.it http://www.saap.it/pasqualederuvo/ Att.Didattica Ins.Universitario A.A.2008-09 PROGRAMMA BACHECA - APPELLI RISORSE - Lezioni & Lab

Programma Richiami sulle Architetture di Processori 4 Lez. Overview Classificazione Processore Didattico DELUXE Digital Signal Processor Texas Instruments’ TMS220 Family III. Logiche Programmabili Logiche FPGA based 4 Lez. 8 Lez. 3 Lez.

Modalità di Esame L'esame può essere svolto in tre tipologie alternative a scelta dello studente. Prova di esame composta da un “esonero” scritto atto a verificare la capacità progettuale del candidato seguito da un breve colloquio orale (facoltativo). É strettamente consigliato il conseguimento di una valutazione soddisfacente per accedere alla parte orale dell'esame. Per sostenere una prova di esame è obbligatoria la prenotazione elettronica. I. Prova di esame classica composta da un colloquio orale. Tale prova di esame va concordata con il docente. II. Realizzazione di un progetto di un'architettura FPGA based o redazione di un codice per DSP. Tale prova di esame va concordata con il docente. III.

Architettura dei Microprocessori Overview

Architettura Von Neumann Microprocessore Architettura Von Neumann Lo schema si basa su cinque componenti fondamentali: CPU o unità di lavoro che si divide a sua volta in : 1. Unità operativa, nella quale uno dei sottosistemi più rilevanti è l‘ALU (Arithmetic Logic Unit) 2. Unità di controllo CU (Control Unit) 3. Memoria Interna (Registri, Stack Mem. Etc.) Unità di memoria, intesa come memoria principale (RAM - Random Access Memory) Unità di input, tramite la quale i dati vengono inseriti nel calcolatore per essere elaborati Unità di output, necessaria affinché i dati elaborati possano essere restituiti all'operatore Bus, un canale che collega tutti i componenti fra loro External MEMORY Microprocessor Data Instruction 1

Aumenta la banda verso la Memoria Microprocessore Architettura HARVARD Separa la memoria dedicata a contenere il programma da quella utilizzata dal traffico dati Aumenta la banda verso la Memoria Microprocessor Internal MEMORY 2

Architettura HARVARD: DELUXE Microprocessore Architettura HARVARD: DELUXE ADD R1 #5 R3 C.O. Op.1 Op.2 Dest C.O. Op.1 #5 Op.2 R1 R1 R3 R3 Dest 3

Microprocessore Architettura DSP-TI ALU1 ALU2 4 IR DSP-TI L1 S1 M1 D1 L2 S2 M2 D2 Instruction Data ALU1 ALU2 Each of these peripherals has a module dedicated to them. (I don’t discuss this, but we don’t really have material on the timers - these are easy enough to figure out on their own from the specs). The main point here is to simply say that each of these can exist on the C6x and a one sentence description of their capability. I sometimes note that the EMIF is considered a peripheral - outside of the core CPU. Depending on the exact device (C6201 for example), the peripheral mix may change. Don’t get into too much detail on any one peripheral - unless the question is simple/quick to answer - again, we will have time to explore each of these later. SubALU IR CU DSP-TI 4

Architettura Dual-Core Esegue più Thread in parallelo Microprocessore Architettura Dual-Core Core 1 Core 2 ? Multithreading Esegue più Thread in parallelo ? 5

Architettura di Calcolo Sistema di Processori Architettura di Calcolo MATLAB Distributed Computing Sistema di Calcolo Toolbox Distributed Computing Engine Distributed Computing 1 Scheduler + N Worker Interfaccia 6