Un Architettura Risc - Pipeline Il Processore Deluxe - DLX

Processore Deluxe L’ARCHITETTURA

Caratteristiche Principali Intel i860, MIPS, Motorola 88k, Sun SPARC Microprocessore DLX Caratteristiche Principali HARVARD architecture An easily decoded instruction set A simple load/store instruction set Register File architecture Design for pipelining efficiency L’architettura DLX è una famiglia di processori RISC proposta nel 1990 da Hennessy e Patterson per illustrare le funzonalità di processori commerciali della famiglia Risc: AMD 29K, DEC 3100, IBM 801, Intel i860, MIPS, Motorola 88k, Sun SPARC 1

Microprocessore DLX Architettura HARVARD Memoria Programmi C.U. CPU - DLX Memoria Dati

EASILY DECODED Instruction Set Microprocessore DLX EASILY DECODED Instruction Set SIMPLE C.U. C.O. Op.1 Op.2 Dest Memoria Programmi 32bits 32bits Address 32bits CPU - DLX C.U. Memoria Dati

LOAD / STORE Instruction Set Microprocessore DLX LOAD / STORE Instruction Set Memoria Programmi C.U. CPU - DLX 32bits LOAD Memoria Dati STORE DATA Type Address 32bits 32bits Byte, Half Word, Word Single, Double

Microprocessore DLX LOAD / STORE Instruction Set 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 Memoria Programmi accessi allineati a 16 bits Address 32bits CPU - DLX C.U. Memoria Dati accessi non allineati a 16 bits Address 32bits Indirizzabile alla word in modo allineato Indirizzabile al Byte in modo allineato

Microprocessore DLX Architettura a Registro CPU a 32bits ALU CPU - DLX Reg. a 32bits C.U. Special Registers PC IAR MAR MDR CPU a 32bits Register File Contiene l’indirizzo in memoria dell’istruzione corrente Contiene l’indirizzo in memoria dell’istruzione chiamante la subroutine Contiene l’indirizzo in memoria dell’istruzione o del dato da prelevare o da scrivere Contiene il dato prelevato in memoria o il dato da scrivere in memoria 32bits ALU 32 Registri da 32bits In una architettura LOAD / STORE le Istruzioni ALU dialogano con la MEM interna

Caratteristiche Tecniche Microprocessore DLX Caratteristiche Tecniche • 32 Registri da 4 Byte General Purpose REGISTER (GPR) 32 Registri Floating Point (FGP) Single Precision da 4 Byte (16 registri Floating Point Double Precision da 8 Byte) Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte • Integer data (Byte, Half Word da 2 Byte, Word da 4 Byte) Floating point data (Single e Double precision) • Architettura LOAD/STORE 32 bits di addressing Big Endian mode (l’indirizzo punta al bit più significativo) Dati indirizzabili al Byte (Byte, Half Word, Word) in modo allineato Istruzioni fixed da 4 Byte allineate a 32 bit • Architettura PIPELINE (istruzioni a 5 fasi operative) Architettura HARVARD (memorie differenti per istruzioni e dati) CPU a 32bits Aritmetica Mem. Esterna 2

Microprocessore DLX Architettura 32 Reg. 32bits 32bits 3

Microprocessore DLX Architettura 3 C.O. Op.1 Op.2 Dest ADD R1 #5 R3 C.O. Op.1 Op.2 Dest 32 Reg. 32bits 32bits Regs[R3] <- Regs[R1] + 5 32bits C.O. Op.1 #5 Op.2 R1 R1 R3 R3 Dest 3