STMicroelectronics Proposte di tesi R/W Channel Digital Design Group

Informazioni generali Prerequisiti: Conoscenza di linguaggi di scripting (Tcl, shell Unix) Conoscenze di base di progettazione RTL e conoscenza di almeno un linguaggio HDL (VHDL o Verilog) Conoscenza di base di architetture di microcontrollori e relativi strumenti di sviluppo (assemblatori, compilatori) Gli argomenti proposti hanno un impiego pratico in ambiente progettuale nonché una valenza scientifica Dai lavori di tesi potranno scaturire pubblicazioni scientifiche a convegni internazionali La durata media delle proposte di tesi e nell’ordine dei 6/9 mesi ST Confidential

Microprogrammed servo sequencer Obiettivo del lavoro Realizzazione di un modello di architettura a microcontrollore dedicata, atto a realizzare la logica di controllo del sottosistema servo di un canale per hard disk Scrittura di un assemblatore per il microcontrollore modellizzato sopra e implementazione del firmware per il controllo del servo ST Confidential

Implicazioni Hardware Analisi dello stato dell’arte di architetture di microcontrollori Scelta e personalizzazione dell’instruction set Realizzazione del modello simulabile con attenzione a: Dimensionamento/partizionamento della logica Ottimizzazione in power e timing (tech. 65nm, speed 1GHz) Verifica del modello contro l’implementazione attualmente in uso tramite l’uso di test self checking ST Confidential

Implicazioni Firmware Sviluppo di un assemblatore per il set di istruzioni scelto Scrittura del firmware per controllo del sottosistema servo Stesura di un validation plan atto a verificare la versatilità della soluzione scelta Rispetto all’attuale implementazione hard wired Rispetto alla richiesta di flessibilità dei clienti ST Confidential

RTL implementation Obiettivo Descrizione Descrizione HDL del modello realizzato con lo studio precedente, verifica logica tramite mapping su FPGA Descrizione Analisi del modello realizzato Definizione delle specifiche (target per area/speed/power) Descrizione HDL del microcontrollore rispettando le specifiche Simulazione logica e flusso di sintesi per FPGA ST Confidential

STMicroelectronics Proposte di tesi R/W Channel Digital Design Group

Prerequisiti Conoscenza di tecnologie CMOS Conoscenze di base di progettazione digitale Conoscenza di base di tecniche di Static Timing Analysis ST Confidential

Argomento della tesi Studio e realizzazione di tecniche di “Voltage Margining for Power saving” per l’applicazione R/W channel Comparazione tra “Fixed Voltage power” e “Closed loop Voltage” ST Confidential

Steps Identificazione delle principali modalita’ di funzionamento del canale sul drive e partizionamento dei blocchi in fz del loro utilizzo A) sezioni del dispositivo critiche per power e la cui frequenza operativa varia sull’applicazione B) sezioni del dispositivo la cui alimentazione possa essere spenta durante alcune modalita’ di funzionamento HW closed loop (ottimizzazione power dinamica): A) Caratterizzazione speed vs power (tramite STA) delle sezioni critiche in power B) Selezione di un voltage regulator commerciale (esterno al canale) con DAC C) Progettazione di un controllore digitale che cambia la tensione di alimentazione sulla base della frequenza operativa richiesta in quel momento sull’applicazione Voltage switch-off (ottimizzazione leakage): A) spegnimento delle sezioni del dispositivo che non sono richieste di operare in quel momento sull’applicazione B) utilizzo di CMOS technology allo stato dell’arte (memory retention flops, internal power pass transistors) Power trimming vs process dependancies: A) studio e realizzazione di sensori e metodi di test per misurare la velocita’ del processo sui vari lotti (ring oscillators, others) ST Confidential

STMicroelectronics Proposte di tesi R/W Channel Digital Design Group

Strategie di Progettazione Self-Checking per la Sintesi di Circuiti Digitali Obiettivo : Individuare la migliore Strategia per la sintesi di circuiti sequenziali sincroni in grado di soddisfare i requisiti di “Concurrent Error Detection” (CED) Scenario : L’incremento della complessità (densità di integrazione), la miniaturizzazione dei processi tecnologici (VDSM), rendono i circuiti sempre più sensibili alla manifestazione di guasti (errori). Possibili cause di guasto: Endogene – difetti di processo identificati tramite ATE (off-line).. Esogene – Fattori Ambientali durante il funzionamento ( part. alfa, radiazioni ionizzanti ….) ST Confidential

Scenario On-line Testing Vs Off-line Testing Il testing off-line permette la rilevazione dei guasti da cause Endogene e viene fatto mediante calcolatori ATE tipicamente di una generazione tecnologica precedente al circuito da testare e fuori dalla modalità funzionale “limite”. Il Testing on-line permette di rilevare guasti da cause Esogene e Endogene, durante il normale funzionamento e non pone vincoli sui modelli di guasto da considerare dovuti alle architetture esterne di Test “Vantaggio”. Costi: Progettazione - Adozione di codici per la rilevazione di guasti (AUED …) Sintesi – Studio degli ambienti di sintesi per l’ottimizzazione sia combinatoria e sia di occupazione (Area over head e Power …) ST Confidential

Requisiti Conoscenza di un linguaggio RTL : VHDL o VERILOG Conoscenza dei metodi di Sintesi delle “Reti Logiche”: Quine-McCluskey … Conoscenza del linguaggio C e TCL ST Confidential

Obiettivi Valutare le moderne tecniche di sintesi di Circuiti Self-Checking. Progettare un ambiente di sintesi che modifichi un circuito preso in esame in modo da soddisfare i requisiti “TSC” Totally Self Checking Circuit. Valutare il costo in termini di area overhead, power e segnalazione del guasto, rispetto ai sistemi a ridondanza modulare e al testing Off-line. ST Confidential