Lezione XX Circuiti a capacità commutate 2. Buffer a guadagno unitario  Analizziamo il circuito supponendo che S1 e S3 siano comandati da CK mentre S2.

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1 Lezione XX Circuiti a capacità commutate 2

2 Buffer a guadagno unitario  Analizziamo il circuito supponendo che S1 e S3 siano comandati da CK mentre S2 sia comandato da /CK  Durante t on la capacità CH si carica al valore Vin  All’istante t on la capacità CH si trova in feedback intorno all’amplficatore e riporta in uscita esattamente la tensione Vin  Notimo che questa tensione verrà mantenuta finchè S1 e S3 non si richiudono

3 Effetto dell’iniezione di carica  Supponiamo che l’interruttore S3 si apra leggermente in anticipo rispetto a S1  Allora la carica Δq si riverserà in CH provocando uno shift di tensione (offset)  La caricà però è indipendente da Vin e quindi non c’e’ errore di guadagno

4 Distribuzione del clock

5 Eliminazione dell’offset  Per cancellare l’offset dovuto all’iniezione di carica in CH si può utilizzare una configurazione differenziale  Qui il ΔV appare come una tensione di modo comune all’ingresso di U1  Dal momento che S3 e S3’ avranno una carica leggermente diversa tra loro è necessario un altro interruttore Seq che equalizza la carica tra CH e CH

6 Velocità  Cominciamo con l’analizzare la fase di sampling in cui S1 e S3 sono entrambi chiusi  La velocità sarà dettata dalla capacità CH e dalla resistenza che essa vede ai suoi capi  Valutiamo la resistenza vista come Ron1 con in serie la resistenza al nodo X X

7 Resistenza al nodo X  Possiamo utilizzare per l’opamp un modello di transimpedenza.  Si avrà

8 La costante di tempo τ sam  Mettendo insieme i risultati si ottene come costante di tempo di sampling  Ancora una volta compare la capacità CH e la resistenza dell’interruttore di ingresso. Inoltre gioca un ruolo anche l’amplificatore operazionale

9 La fase di amplificazione  In questa fase bisogna tener conto della capacità di ingresso dell’operazionale e della capacità di carico  Il circuito comincia con Vout=0 e alla fine presenterà Vout=Vin  All’istante iniziale si avrà VX=Vin e quindi la tensione differenziale di ingresso potrebbe portare l’op a funzionare in slew-rate  Ipotizziamo che ciò non accada e che il comportamento sia ancora lineare X

10 …  Semplifichiamo l’analisi sostituendo alla carica contenuta in CH un generatore Vs che all’istante t0 passa da 0 a Vin  Il nostro obiettivo è di calcolare la f.d.t. Vout(s)/Vs(s) e quindi i poli del sistema

11 …

12 Riepilogando  Mettendo insieme i risultati si ottiene la f.d.t.

13 Amplificatore non invertente  Il circuito che realizza l’amplificatore non invertente presenta due capacità e tre interruttori.  La redistribuzione di carica sul partitore capacitivo realizzato da C 1 e C 2 determina l’amplificazione

14 Fase di sampling  Nella fase di sampling il circuito è identico al buffer.  Il condensatore C 1 si caricherà alla tensione V in grazie al corto virtuale ai morsetti di U1  Alla fine della fase di sampling l’interruttore S 2 si apre. Successivamente si apre anche S 1

15 Fase intermedia  Quando S 2 è aperto e S 1 è ancora chiuso si verifica un fenomeno di iniezione di carica  L’interruttore S 2 inietta nel nodo X una carica Δq  Dal momento che il nodo X è una massa virtuale, il valore di Δq non dipende dalla tensione di ingresso X

16 Fase di amplificazione  Successivamente S 1 si apre e S 3 si chiude  A questo punto la carica immagazzinata in C 1 potrà scorrere in C 2 che si caricherà ad una tensione V in (C 1 /C 2 )

17 Esempio  Nella fase di sampling il condensatore C 1 si carica alla tensione V in  Nella fase di amplificazione la tensione V out si porta al valore previsto V in *C 1 /C 2 0ns40ns80ns120ns160ns200ns240ns280ns320ns360ns400ns -10mV 0mV 10mV 20mV 30mV 40mV 50mV 60mV 70mV 80mV 90mV 100mV V(n001)V(n003) Sampling Amplificazione

18 Effetto dell’iniezione di carica  Come il buffer anche l’amplifcatore non invertente non soffre di seri problemi dovuti all’iniezione di carica.  L’errore è solo di offset se il timing del circuito è tale da aprire S 2 prima di S 1  Anche in questo caso una configurazione differenziale ci consente di eliminare quest’offset aggiuntivo  Si possono fare le stesse considerazioni sulla velocità del circuito (carica di C 1, trasferimento di carica da C 1 a C 2, scarica di C 2 ) e di precisione fatte nel caso del buffer

19 Integratore  Un filtro integratore trova la sua applicazione in numerosi circuiti sia a tempo continuo (filtri, solutori di equazioni differenziali) che a tempo discreto (convertitori A/D)  Il circuito in figura è la nostra base per sviluppare un analogo blocco a tempo discreto

20 Resistore equivalente  Il ruolo di R nel circuito è di prendere una carica Q nell’unità di tempo e trasferirla da A a B  Se S 1 e S 2 si aprono e chiudono alternativamente ad una frequenza f CK, anche il condensatore C s trasferisce carica dal nodo A al nodo B A B A B

21 Valutazione di Req  La corrente media che fluisce dal nodo A al nodo B è data da

22 Integratore invertente  Possiamo dunque sostituire il resistore con il suo equivalente capacitore commutato.  Quando S 1 è chiuso C 1 si carica di C 1 V in  All’apertura di S 1 questa carica viene depositata sul nodo di uscita che varierà la sua tensione di conseguenza  Il valore di tensione all’istante kT CK sarà legato al valore all’istante precedente e alla tensione di ingresso

23 Funzionamento  Supponiamo che l’uscita sia pari a 3V e l’ingresso costante pari a 1V.  Alla fine di ogni periodo il nodo di uscita si sposta di V in C 1 /C 2 e approssima una rampa lineare.  Ovviamente il tempo di clock, il settling time e la velocità dell’operazionale vanno scelti in funzione della banda del segnale da acquisire  Effettuare simulazioni spice di circuiti SC presenta problemi per quel che riguarda durata, tempi di campionamento etc. 0.0µs1.2µs2.4µs3.6µs4.8µs6.0µs 1.4V 1.6V 1.8V 2.0V 2.2V 2.4V 2.6V 2.8V 3.0V V(out)

24 Problemi  Il circuito soffre di due problemi fondamentalmente legati al funzionamento dei due interruttori S 1 e S 2  In particolare il trasferimento di carica di S 1 in C 1 dipende dal valore di V in e quindi porta con se gli errori di guadagno e non linearità  Inoltre le capacità di S/D messe da S 1 e S 2 introducono delle altre non linearità

25 Topologia alternativa  Gli interruttori 1-3 e 2-4 sono comandati da CK e /CK  Nella fase di sampling C 1 si carica attraverso 1-3 ma, se S 3 si apre prima di S 1 il traferimento di carica è indipendente dal valore di V in  Successivamente, alla chiusura di 2-4 la carica si trasferisce in C 2

26 Lezione XVIII. Layout

27 Introduzione  I processi CMOS sono vincolati da una innumerevole serie di regole sulle geometrie dei vari “oggetti” tracciati sul layout  Le regole contengono al loro interno tutta la “tecnologia” del processo  Fortunatamente i software verificano automaticamente gli errori: Il venditore del processo fornisce il DRM (Design Rules Manual) mentre il software si occupa del DRC (Design Rules Check)  A differenza dell’elettronica digitale, dove praticamente tutti gli sforzi sono fatti per massimizzare il rendimento in termini di area occupata, nel design analogico maggiori precauzioni vanno prese per minimizzare crosstalk rumore mismatch….)

28 Transistori multifinger  Un mosfet con W molto elevata presenta una resistenza distribuita di GATE e un area di SOURCE/DRAIN altrattanto elevata  Si utilizza quindi una struttura folded, o se necessario, multifinger che consiste nel mettere in parallelo due o più dispositivi  Una buona regola è di selezionare il numero di finger in modo che la R G sia minore di 1/g m del mosfet associato

29 Struttura multifinger  I DRAIN e i SOURCE sono tutti connessi tra loro come anche le GATE.  L’inconveniente sorge nell’aumento dei perimetri ma può essere limitato spezzando ulteriormente in due il layout

30 Esempio: Cascode  Se i dispositivi hanno la stessa larghezza il layout di una coppia cascode è immediato  Per minimizzare ulteriormente l’area occupata le due gate possono essere avvicinate alla minima distanza dal momento che il nodo interno del cascode non è utile al resto del circuito  Abbiamo cosi minimizzato la capacità di drain di M1 aumentando la frequenza del polo interno del cascode  Se W è molto grande sia M1 che M2 possono essere realizzati in topologia multifinger

31 Simmetria  La maggior parte dei circuiti analogici si basa sul buon funzionamento di coppie differenziali.  Sappiamo che le asimmetrie delle coppie differenziali generano una moltitudine di effetti indesiderati  Considerazioni sulla simmetria vanno fatte non solo sui dispositivi attivi della coppia differenziale, ma anche alle aree circostanti

32 Esempio: Differenziale  La coppia differenziale tracciata è una pessima scelta dal momento che i due transistor sono orientati diversamente  I vari processi tecnologici e fotolitografici hanno comportamenti diversi lungo i due assi  Conviene dunque allineare le GATE o tenerle parallele

33 Soluzioni GATE parallele GATE allineate

34 Distribuzione delle correnti  Nei sistemi analogici tensioni e correnti provengono da uno o più generatori di bandgap di riferimento  Distribuire queste grandezze su un chip complesso presenta varie implicazioni tutte connesse con la caduta di tensione lungo le metal di interconnessione  Per questo motivo conviene distribuire i riferimento nel dominio delle correnti: L’idea sta nel realizzare specchi di corrente nelle diverse locazioni del chip e polarizzarli attraverso correnti di bias generate da dispositivi vicini tra loro

35 Soluzione

36 Il rumore di substrato  Le ultime tecnologie CMOS realizzano i circuiti su substrati P molto drogati (0.1 Ω · cm) per limitare il fenomeno del latchup  Il substrato però in questo modo crea percorsi indesiderati che diventano particolarmente pericolosi in applicazioni “mixed-signal”  Il “rumore” di substrato dipende dal numero di sorgenti e dalla dimensione di queste: Ad esempio la presenza di stadi di buffer per pilotare grossi carichi capacitivi nella sezione digitale oppure il numero di gate in una applicazione mixed-signal

37 Esempio  Consideriamo un circuito in cui un invertitore CMOS si trova nelle vicinanze di un amplificatore NMOS a source comune  Le commutazioni del clock, attraverso il circuito RLC, possono provocare oscillazioni che si accoppiano sulla gate di M1 “sporcando” il segnale di ingresso all’amplificatore  Anche la tensione di soglia di M1 si modifica per effetto body Substrato

38 Riduzione dell’accoppiamento  A prima vista sembrerebbe che distanziare sul chip la sezione analogica da quella digitale può ridurre il rumore di substrato Questa purtroppo non è una soluzione percorribile dal momento che l’area disponibile è una risorsa limitata Inoltre il valore di resistività molto basso rende l’effetto di coupling praticamente indipendente dalla distanza dei componenti Infine, in applicazioni mixed-signal, la parte analogica e quella digitale non possono essere distanziate

39 Soluzioni  Per ridurre il rumore di substrato si possono prendere alcune contromisure Si può rendere il circuito analogico completamente differenziale. In questo modo il rumore di substrato divente un segnale di modo comune e viene rigettato Si possono distribuire i segnali sul chip in maniera complementare (ogni linea viaggia con la sua negata) Con tempificazioni opportune, le fasi di sampling possono avviate dopo le transizioni dei clock in maniera che il potenziale di substrato si sia riassestato al valore nullo Si può prestare particolare cura nel bonding in maniera da minimizzare le induttanze parassite Infine si possono utilizzare circuiti di ingresso PMOS in maniera da rendere nullo l’effetto body