DP R Dynamic Partial Reconfiguration Una tecnica per avere hardware configurabile “on the fly” Ing. Fabio Giovagnini Skype: fabio.giovagnini

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1 DP R Dynamic Partial Reconfiguration Una tecnica per avere hardware configurabile “on the fly” Ing. Fabio Giovagnini Skype: fabio.giovagnini Email: fabio.giovagnini@gmail.comfabio.giovagnini@gmail.com Mob: +393358350919

2 Quando e' utile o necessario avere un sistema “hardware reconfigurable?” Sistemi “mission critical”: si progetta la parte che deve essere “fault tolerant” in modo che possa essere riconfigurabile in caso di “fault” Sistemi di codifica/decodifica robusti ad alte prestazioni: i codec vengono implementati in aree riconfigurabili e quindi aggiornati in funzione di politiche di sicurezza stabilite Sistemi di comunicazione multimedia / multi carrier: la stessa FPGA puo' implementare il back end di una fibra ottica oppure di una linea ADSL riconfigurando il mac e physical layer Sistemi per i quali si prevede un lunghissimo ciclo di vita: nel corso dello sviluppo e maturazione del prodotto alcune caratteristiche possono essere migliorate o addirittura introdotte da zero.

3 Caso di studio Il caso di studio e' stato l'implementazione del paradigma pSHIELD (www.pshield.ue) ad un sistema di modulazione / demodulazione FSK.www.pshield.ueOBIETTIVO Dimostrare di poter realizzare sistemi affidabili, sicuri, e con alto livello di privacy con le risorse tipiche di un sistema embedded

4 Device ed architettura usate DEMODULATORE Xilinix Virtex V Device Xc5vfx70tff1136-1 Microporcessore hardcore PPC 440 Scheda di sviluppo Xilinx ML507 MODULATORE Altera Stratix II Device EP2S60F1020C3 Microprocessore softcore NiosII Scheda di sviluppo DK-DSP-2S60N-0D

5 Xilinx Workflow per un progetto DPR Il progetto di un sistema DPR basato su FPGA Xilinx deve necessariamente essere diviso in due parti distinte: XPS, XST 1) Design del “System on chip” e dell'interfaccia del modulo DPR (tools usati XPS, XST) PlanaHead 2)Implementazione dei full bitstreams e dei partial bitstreams (tool usati PlanaHead)

6 Xilinx Workflow per un progetto DPR...Xilinx Workflow per un progetto DPR 1) XPS per definizione del “SoC” e definizione del “Custom IP”; il “Custom IP” e' un componente vuoto definito solo a livello di interfaccia di segnali I/O; risultato di questo step sono tutte le netlist (file.ngc) del SoC; 2) XST per implementare le N differenti istanze del “Custom IP”; eseguiremo tante istanze di XST quanto sono le reali istanze di “Custom IP” che intendiamo realizzare; risultato di ogni istanza sara' una netlist del “Custom IP”. 3) PlanaHead per importare tutte le netlist del SoC per la parte statica ed ognuna della netlist del Custom IP per ciascuna delle N implementazioni “partial reconfigurable” che intendiamo realizzare e per le quali abbiamo prodotto le netlist al passo 2.

7 Xilinx Workflow per un progetto DPR...Xilinx Workflow per un progetto DPR

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18 Riferimenti ● http://www.xilinx.comwww.xilinx.com ● http://www.pshield.euhttp://www.pshield.eu ● http://www.xilinx.com/publications/xcellonline/http://www.xilinx.com/publications/xcellonline/ ● http://www-e.uni-magdeburg.de/safecomp/program/workshop-programhttp://www-e.uni-magdeburg.de/safecomp/program/workshop-program ● http://www.xilinx.com/tools/partial-reconfiguration.htmhttp://www.xilinx.com/tools/partial-reconfiguration.htm ● http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_3/ug702.pdfhttp://www.xilinx.com/support/documentation/sw_manuals/xilinx12_3/ug702.pdf ● http://www.xilinx.com/support/documentation/white_papers/wp374_Partial_Reconfig_Xilinx_FPGAs.pdfhttp://www.xilinx.com/support/documentation/white_papers/wp374_Partial_Reconfig_Xilinx_FPGAs.pdf ● http://www.springerlink.com/content/43419812t232q27v/?MUD=MPhttp://www.springerlink.com/content/43419812t232q27v/?MUD=MP