Digitizer ReAdout Controller Dirac

Presentazione sul tema: "Digitizer ReAdout Controller Dirac"— Transcript della presentazione:

1 Digitizer ReAdout Controller Dirac
Franco Spinella

2 Waveform Digitizers (DIRAC) x8
Calorimeter Electronics Scheme Disks x2 Crate x10 Waveform Digitizers (DIRAC) x8 FEE x10 / board (MPPC x2 / FEE) CsI Crystal CsI Crystal ADC ADC FPGA ADC ADC DC/DC ADC ADC DC/DC ADC ADC DC/DC ADC ADC F. Spinella

3 GBIT INTERFACE (DEBUG)
DIRAC block diagram ARM CONTROLLER ADS 4229 FPGA SM2 150T FIBER 1 2 3 9 10 GBIT INTERFACE (DEBUG) FE 1 2 3 9 DC/DC 3.3V/1.8V LTM8033 10 3 F. Spinella

4 Crates wo shield with shield F. Spinella

5 Studi sulla Dose sui digitizer
Al stopping target: Fogli di Al con foro centrale Schermi all’elettronica del tracker e del crate dei digitizers (~ fattore 2) 2016: MARS: ~ 1 Krad 1 x 2 x 3 x 2 x 5 = 60 Krad Al gruppo di Pisa si sono uniti 3 docenti del Dip. di Ingegneria Nucleare che contribuiranno all’ottimizzazione dello schermo (MCNPX) , alle misura di qualifica etc 2017: GEANT 4: ~ 0.2 Krad 0.2 x 60 ~ 12 Krad F. Spinella

6 Alcuni numeri … Channels: 680 x 2 x 2 = 2720
20 ch/board -> 2720 / 20 = 136 schede (150 con gli spare) 12 bit, 200 MHz, flash ADC Componenti principali (ADC, DCDC) qualificati per B = 1 T e per radiazione fino a 20 Krad. FPGA SmartFusion2: qualificata dal produttore SEU free Unico modello rad tolerant al momento (con costi accessibili …) Comune a tutta la collaborazione. Readout su fibra con protocollo custom, mezzanino Gbit per debug iniziale. Firmware preliminare 1 canale testato su demoboard (SM2 + ADS4229), firmware preliminare a 20 canali pronto per il test. 6 F. Spinella

7 Thermal simulations Talk F. Raffaelli F. Spinella

8 CAD schematics F. Spinella

9 PCB 16 layers, 4 mils F. Spinella

10 Gbit schematics F. Spinella

11 Gbit PCB Top side Bottom side F. Spinella

12 DIRAC + GBIT Mezzanina GBIT F. Spinella

13 PCB F. Spinella

14 Stato e prossima attivita’ su v1
EMC srl sta terminando l’assemblaggio del prototipo. Dovrebbe essere in consegna a Pisa Test funzionali (firmware x test pronto) Assemblaggio di 5 schede per lettura del modulo 0 Test di qualifica a livello di scheda: n a FNG dose a ENEA-Casaccia e HZDR, sorgente al CISAM B INFN Lasa F. Spinella

15 DIRAC V1 -> DIRAC V2 Modifiche a V1 gia’ previste:
RadFET per monitor della radiazione Connettori per sensori di temperatura del calorimetro … I driver ottici scelti dalla collaborazione sono stati testati e oltre 4 Krad perdono la funzionalita’ e non recuperano . Stiamo valutando la sostituzione con il driver ottico rad hard sviluppato al CERN per i nuovi Versatile link E’ disponibile un nuovo DCDC converter, stessa famiglia di quello che abbiamo qualificato fino a 20 Krad (LTM8033 -> LTM8053). Testato dal gruppo del tracker fino a 150 Krad. Sotituirlo ? V2 gia’ finanziata nel 2017. Ordine previsto per fine 2017 F. Spinella

16 DIRAC V3 (1) L’unica FPGA radiation tolerant di costo accettabile, fino a 2 mesi fa, era la Microsemi SmartFusion2 -> scelta obbligata Il gruppo del tracker ha testato la SM2: non piu’ riprogrammabile dopo Krad, ritardi interni aumentano dopo 60 Krad A giugno 2017 Microsemi ha rilasciato la famiglia di FPGA Polarfire, disponibile Q4 Il gruppo del tracker ha testato un engineering sample -> no problem fino a 600 Krad La collaborazione sta valutando l’utilizzo di questi dispositivi. Il costo dovrebbe essere comparabile da verificare … F. Spinella

17 DIRAC V3 (2) La Polarfire e’ diversa dalla SM2, sono necessarie modifiche ‘serie’ al progetto del PCB e della parte power … Costo previsto (sulla base di V1) : Sbroglio 9 k Produzione pcb 2 – 4 k Componenti k Montaggio 2 k Progetto, montaggio e test 2018 F. Spinella