ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 11 Reti sequenzialiReti sequenziali BistabileBistabile Flip - Flop S – RFlip - Flop S – R 11.1A.S.E.

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1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 11 Reti sequenzialiReti sequenziali BistabileBistabile Flip - Flop S – RFlip - Flop S – R 11.1A.S.E.

2 Richiami Reti combinatorieReti combinatorie –Porte elementari –Porte NAND e NOR Reti sequenzialiReti sequenziali –Concetto di cicli Sintesi delle reti combinatorieSintesi delle reti combinatorie AleeAlee 11.2A.S.E.

3 Definizioni Reti COMBINATORIEReti COMBINATORIE In qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quell’istanteIn qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante Il comportamento (uscite in funzione degli ingressi) è descritto da una tabellaIl comportamento (uscite in funzione degli ingressi) è descritto da una tabella Reti SEQUENZIALIReti SEQUENZIALI In un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante e i valori che hanno assunto precedentementeIn un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante e i valori che hanno assunto precedentemente La descrizione è più complessaLa descrizione è più complessa Stati InterniStati Interni Reti dotate di MEMORIAReti dotate di MEMORIA 11.3A.S.E.

4 Memoria delle reti sequenziali OsservazioneOsservazione –In ogni istante la rete deve “ricordarsi” il valore che alcune variabili logiche avevano precedentemente –la memorizzazione viene fatta da “opportuni” collegamenti interni alla rete CicliCicli Anelli di reazioneAnelli di reazione AnelliAnelli Attenzione !!Attenzione !! –l’assenza di cicli comporta => rete combinatoria –la presenza di cicli non garantisce =>reti sequenziali –(reazione positiva) 11.4A.S.E.

5 Modello di rete sequenziale R R’ X1X1 XnXn z1z1 zmzm s1s1 sksk s’ 1 s’ k tt La rete R’ è priva di anelli, ovvero è una rete combinatoria 11.5A.S.E.

6 Elemento di memoria 0 1 0 1 1 1 0 0 11.6A.S.E.

7 Bistabile livelli elettrici 0V 5V 0V 5V 0V 11.7A.S.E.

8 Caratteristica dell’inverter (NOT) Caratteristica di trasferimentoCaratteristica di trasferimento 12345 in out 1 2 3 4 5 11.8A.S.E.

9 Metastabilità 2,5 V 11.9A.S.E.

10 Osservazioni 1 Il Bistabile non ha ingressiIl Bistabile non ha ingressi Il valore delle uscite viene determinato all’accensioneIl valore delle uscite viene determinato all’accensione Rimane stabile fin quando alimentatoRimane stabile fin quando alimentato FLIP – FLOP => bistabile con ingressiFLIP – FLOP => bistabile con ingressi Setting o Presetting => Uscita a “1”Setting o Presetting => Uscita a “1” Resetteing o Clearing => Uscita a “0”Resetteing o Clearing => Uscita a “0” 11.10A.S.E.

11 Osservazioni 2 Gli ingressi di un FLIP – FLOP sono di 2 tipiGli ingressi di un FLIP – FLOP sono di 2 tipi –Asincroni o ingressi diretti Il F-F cambia stato immediatamenteIl F-F cambia stato immediatamente –Sincroni Il F-F risente di tali ingressi quando sono attivi altri segnali di controllo chiamati CLOK o ENABLE (abilitatore)Il F-F risente di tali ingressi quando sono attivi altri segnali di controllo chiamati CLOK o ENABLE (abilitatore) Flip – Flop LATCH => classe di F-F tali cheFlip – Flop LATCH => classe di F-F tali che –L’uscita risponde immediatamente ad una variazione degl’ingressi 11.11A.S.E.

12 Flip – Flop SR R S Q QQ SR Q+Q+Q+Q+ Q+Q+Q+Q+ 00Q QQQQ 0101 1010 11-- S = R = 1 => condizione proibita 11.12A.S.E.

13 Esempio = Antirimbalzi 11.13A.S.E.

14 Flip – Flop  S  R 11.14A.S.E.

15 Flip – Flop SR ( Teorema di De Morgan) R S Q Q R S Q Q R S = Q Q = 11.15A.S.E.

16 Flip – Flop S-R alternativo R S Q QQ SR Q+Q+Q+Q+ Q+Q+Q+Q+ 00Q QQQQ 0101 1010 11-- S R Q QQ t S Q R  Q 11.16A.S.E.

17 Schema circuitale R S Q QQ 11.17A.S.E.

18 Simbolo S Q R  Q 11.18A.S.E.

19 Tabella delle funzioni (delle transizioni) SR Q+Q+Q+Q+ Q+Q+Q+Q+ 00Q QQQQ 0101 1010 11-- Stato successivo(Stato futuro) Stato Presente 11.19A.S.E.

20 Forme d’onda S R Q QQ t 11.20A.S.E.

21 Variabili di stato La capacità di “memorizzazione è legata agli anelli di richiusura interniLa capacità di “memorizzazione è legata agli anelli di richiusura interni –Variabili di stato –Tante quante sono le richiusure “k” –Stati interni 2 k R SQ QQ R’ Y 11.21A.S.E.

22 Altre rappresentazioni del F- F [S-R] R SQ R’ Y R S Q QQ R S Q QQ 11.22A.S.E.

23 Conclusioni Reti sequenzialiReti sequenziali BistabileBistabile Flip - Flop S – RFlip - Flop S – R 11.23A.S.E.