ARCHITETTURA DEI SISTEMI ELETTRONICI

Presentazione sul tema: "ARCHITETTURA DEI SISTEMI ELETTRONICI"— Transcript della presentazione:

1 ARCHITETTURA DEI SISTEMI ELETTRONICI
LEZIONE N° 20 Flip-Flop R-S Master Slave Flip Flop D Trasparente Flip Flop D Edge Triggered A.S.E.

2 Richiami Flip – Flop R-S Problema dell’instabilità
Architettura Master Slave A.S.E.

3 Problema dell’instabilità
Presenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano R S 1 Q Ck A Q A.S.E.

4 Architettura MASTER - SLAVE
QM SS S Q RS R Q QM CkM CkS A.S.E.

5 Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverter CkM CkS CkM CkS no no A.S.E.

6 Clock a due fasi non sovrapposte
Tecnica di generazione a soglia Ck SH SL CkM CkS A.S.E.

7 Sequenza di funzionamento
Master accoppiato agli Ingressi Master disaccoppiato agli Ingressi Slave disaccoppiato dal Master Slave accoppiato al Master Ck Abilitato SLAVE Abilitato SLAVE t Abilitato MASTER A.S.E.

8 Forme d’onda FF MASTER - SLAVE
Q CkM SS Q QM QM CkS RS Ck S R Qm Qm Q Q A.S.E.

9 Tabella delle transizioni
Ck S R Q X 1 -- R S Q CkM SS Q QM QM CkS RS A.S.E.

10 FF S-R edge-triggered Osservazione
Il Flip-Flop S-R Master Slave cambia le uscite in corrispondenza del fronte in discesa del Clock Negative EDGE-TRIGGERED Simboli S Q Ck Q R S Q Ck Q R S Q Ck Q R FF S-R Positive Edge-Triggered FF S-R Negative Edge-Triggered FF S-R Cloccato A.S.E.

11 Flip – Flop D Per Ck = 1 Per Ck = 0 Tabella di verità Schema
L’uscita Q segue l’ingresso D Per Ck = 0 L’uscita conserva lo stato precedente Tabella di verità Schema Ck D Q x 1 D Q Q Ck A.S.E.

12 Osservazioni Quando il Clock è a 1 l’uscita segue l’ingresso
In questo Flip-Flop non è presente lo stato non definito Ovvero il Flip- Flop è in “TRASPARENZA” Simbolo Ck D Q t D Q Ck A.S.E.

13 Flio- Flop D Edge Triggered
Il dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del Clock Tabella di verita Schema Ck D Q X 1 D S Q Ck Q R Ck A.S.E.

14 Osservazioni Con Clock stabile l’uscita è stabile
In questo Flip-Flop non è presente lo stato non definito L’uscita commuta in modo “SINCRONO” con il Clock Simbolo Ck D Q t D Q Ck A.S.E.

15 Tempi di Rispetto Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clock Ck t Abilitato SLAVE MASTER D Q T setup T hold T propagation A.S.E.

16 Generatore di clock a due fasi
Un altro modo di generare il Clock a due fasi non sovrapposte Ck F1 A F2 A.S.E.

17 Forme d’Onda Ck F1 A F2 Ck A F1 F2 t D T A.S.E.

18 Conclusioni Flip-Flop R-S Master Slave Flip Flop D Trasparente
Flip Flop D Edge Triggered A.S.E.