A.S.E.19.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop.

Presentazione sul tema: "A.S.E.19.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop."— Transcript della presentazione:

1 A.S.E.19.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop R-S con abilitazione Architettura MASTER - SLAVEArchitettura MASTER - SLAVE

2 A.S.E.19.2 Richiami Rappresentanti degli studenti Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione EsempioEsempio –Flip-Flop R-S

3 A.S.E.19.3 Flip – Flop R-S R S Q QQ SRQ QQQQ 00Q QQQQ 0101 1010 11-- S R Q QQ t

4 A.S.E.19.4 Variabili di stato La capacità di “memorizzazione è legata agli anelli di richiusura interniLa capacità di “memorizzazione è legata agli anelli di richiusura interni –Variabili di stato –Tante quante sono le richiusure “k” –Stati interni 2 k R SQ QQ R’ Y

5 A.S.E.19.5 Altre rappresentazioni del F- F [S-R] R SQ R’ Y R S Q QQ R S Q QQ

6 A.S.E.19.6 Ulteriori rappresentazioni del F- F [S- R] SRQ QQQQ 00Q QQQQ 0101 1010 11-- R S Q QQ R S Q QQSRQ QQQQ00-- 0110 1001 11Q QQQQ

7 A.S.E.19.7 Flip – Flop S – R con abilitazione Tabella di veritàSchemaTabella di veritàSchema R S Q QQ CkSRQ 0xxQ 100Q 1010 1101 111- Ck

8 A.S.E.19.8 Problema dell’instabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 0101 QQ CkA 1010 Q 1 1 1 0 0 1 1 0

9 A.S.E.19.9 Architettura MASTER - SLAVE MASTERSLAVE MASTERSLAVE R S QQ Ck M S Q QMQM QMQM Ck S RSRS

10 A.S.E.19.10 Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamenteIl clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverterNon possono essere ottenuti con un inverter Ck M Ck S Ck M Ck S no

11 A.S.E.19.11 Clock a due fasi non sovrapposte Tecnica di generazione a sogliaTecnica di generazione a soglia Ck M Ck S SHSH SLSL Ck

12 A.S.E.19.12 Sequenza di funzionamento Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Master accoppiato agli Ingressi Slave disaccoppiato dal Master Master disaccoppiato agli Ingressi Slave accoppiato al Master

13 A.S.E.19.13 Conclusioni Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop R-S con abilitazione Architettura MASTER - SLAVEArchitettura MASTER - SLAVE