Realizzazione di algoritmi video su FPGA

Presentazione sul tema: "Realizzazione di algoritmi video su FPGA"— Transcript della presentazione:

1 Realizzazione di algoritmi video su FPGA
Corso di laurea triennale in ingegneria elettronica applicata Università Degli Studi di Trieste Laureando: Marco Fusilli Relatore: Chiar.mo Prof. Stefano Marsi Anno accademico 2007/2008

2 Introduzione Necessità di elaborare molti dati
General purpose - lenti ma versatili Sistemi embedded – veloci ma non aggiornabili

3 Introduzione Con le FPGA si ha
Possibilità di sistemi embedded riconfigurabili Semplificazione circuiteria necessaria – System on a Chip (SoC)

4 Obiettivi del progetto
Creare un sistema di elaborazione video in tempo reale Sfruttare la tecnologia SoC Sfruttare la velocità dell’hardware Sfruttare l’intelligenza del software

5 La scheda Piattaforma per applicazioni multimediali FPGA Virtex-II
Convertitori configurabili System ACE Controller

6 Componenti usati

7 Sistema implementato

8 Sistema implementato Generatore di clock

9 Sistema implementato CPU

10 Sistema implementato Bus indirizzi Bus dati

11 Sistema implementato Memoria RAM

12 Sistema implementato Bus OPB - Periferiche lente

13 Inizializzazione dei convertitori
Sistema implementato Inizializzazione dei convertitori

14 Sistema implementato Interfaccia I2C

15 Sistema implementato Interfaccia RS232

16 Sistema implementato Bus FSL – Periferiche veloci

17 Acceleratore Hardware
Sistema implementato Acceleratore Hardware Risincronizzatore

18 L’elaborazione video

19 L’elaborazione video

20 L’elaborazione video - CCIR

21 L’elaborazione video - CCIR

22 L’elaborazione video

23 L’elaborazione video

24 L’elaborazione video

25 Equalizzazione di istogramma

26 Equalizzazione di istogramma
Si costruisce un istogramma: In ascissa: i livelli di grigio In ordinata: il numero di pixel con quel valore

27 Equalizzazione di istogramma
Si calcola la funzione di distribuzione cumulativa

28 Equalizzazione di istogramma
La si linearizza! G = livelli di grigio NxM = dimensione immagine Fdc = funz. Distribuz. cumulativa

29 Equalizzazione di istogramma

30 Equalizzazione di istogramma
Comunica gli indirizzi da leggere o da cancellare

31 Equalizzazione di istogramma
Trasmette i dati relativi al conteggio dei pixel

32 Equalizzazione di istogramma
Scrive sulla LUT i nuovi valori o …

33 Equalizzazione di istogramma
Scrive sulla LUT i nuovi valori o … … configura la modalità del contatore

34 Equalizzazione di istogramma
Scrive sulla LUT i nuovi valori o … … configura la modalità del contatore Conteggio pixel Lettura valori Cancellazione Stand-by

35 Riassunto Quando arriva un interrupt, il MicroBlaze:
Tramite la LUT attiva la modalità lettura Manda gli indirizzi da leggere Legge i dati Attiva la modalità di cancellazione Manda gli indirizzi da cancellare Attiva la modalità conteggio Effettua i calcoli Scrive i nuovi valori sulla LUT

36 Conclusioni Sistema funzionante in real-time
Minimo ritardo pari a 2 schermate

37 Conclusioni Sistema non ottimizzato
Il demux e il mux della scomposizione video lavorano con contatori (in tot. 4 da 11 bit, 2 da 9 bit) Procedura di lettura e cancellazione non automatizzata Uso della LUT per la selezione della modalità Poca memoria – elaborazioni più complesse difficili da implementare in software

38 Il MicroBlaze

39 Bus FSL

40 Temporizzazioni bus FSL -lettura

41 Temporizzazioni bus FSL -scrittura

42 CCIR – parola di controllo