SEP5.1 Sistemi Elettronici Programmabili LEZIONE N° 5 Convertitori D to AConvertitori D to A Convertitore PAM a partitoreConvertitore PAM a partitore Convertitore.

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1 SEP5.1 Sistemi Elettronici Programmabili LEZIONE N° 5 Convertitori D to AConvertitori D to A Convertitore PAM a partitoreConvertitore PAM a partitore Convertitore PAM R-2RConvertitore PAM R-2R Convertitori A to DConvertitori A to D Convertitore a conteggiConvertitore a conteggi Convertitore a inseguimentoConvertitore a inseguimento Convertitore ad approssimazioni successive (SAR)Convertitore ad approssimazioni successive (SAR) Convertitore FLASHConvertitore FLASH Convertitori a doppia rampaConvertitori a doppia rampa

2 SEP5.2 Convertitore D to A Notazione posizionale ( N = 4)Notazione posizionale ( N = 4) Può rappresentare una tensionePuò rappresentare una tensione Si può realizzare utilizzando un sommatore analogico realizzato con amplificatore operazionaleSi può realizzare utilizzando un sommatore analogico realizzato con amplificatore operazionale

3 SEP5.3 Sommatore Metodo del CCVMetodo del CCV + VuVu R0R0 - V1V1 V2V2 R2R2 R1R1

4 SEP5.4 Convertitore + VuVu 1 K - 2 k - V R 4k 1 k 8 k 0 a3a3 a2a2 a1a1 a0a0

5 SEP5.5 Osservazioni Per N = 11 la resistenza più grossa vale 1024 volte la più piccolaPer N = 11 la resistenza più grossa vale 1024 volte la più piccola Affinché non si mascheri con la resistenza più grande quella più piccola ci vuole una elevata precisione (per N = 11 R max = 1024 R min ± 0.05 % !!!)Affinché non si mascheri con la resistenza più grande quella più piccola ci vuole una elevata precisione (per N = 11 R max = 1024 R min ± 0.05 % !!!) Nei circuiti integrati si riesce a fare due resistenze uguali con elevata precisioneNei circuiti integrati si riesce a fare due resistenze uguali con elevata precisione Il valore assoluto non è affidabileIl valore assoluto non è affidabile Le resistenze di valore elevato si realizzano maleLe resistenze di valore elevato si realizzano male

6 SEP5.6 Buffer In base al CCVIn base al CCV Resistenza dingresso altaResistenza dingresso alta Resistenza duscita bassaResistenza duscita bassa + - V in out

7 SEP5.7 Convertitore D/A a reticolo R ÷ 2R a0a0 a1a1 a2a2 a3a3 2R RRR + - 0 VRVR V X3 V X2 V X1 V X0 ABCD VUVU

8 SEP5.8 Resistenza vista 2R RRR V X3 V X2 V X1 V X0 ABCD VuVu R v =R

9 SEP5.9 V U (1) 2R RRR VRVR V X2 V X1 V X0 ABC D V u =V R /3 2R

10 SEP5.10 V U (2) 2R RRR VRVR V X3 V X1 V X0 AB C D VuVu

11 SEP5.11 V U (3) 2R RRR VRVR V X3 V X2 V X0 A B C D VuVu 2R

12 SEP5.12 V U (4) 2R RRR VRVR V X3 V X2 V X1 A B C D VuVu 2R

13 SEP5.13 Osservazioni Da ogni nodo (A, B, C, D) guardando a destra e a sinistra si vede 2RDa ogni nodo (A, B, C, D) guardando a destra e a sinistra si vede 2R (esempio: da A vs Sx 2R, vs Dx 2R||2R+R = 2R) La V xn con solo il bit n attivo valeLa V xn con solo il bit n attivo vale V U (1000) = V R /3, V U (0100) = V R /6,V U (1000) = V R /3, V U (0100) = V R /6, V U (0010) = V R /12, V U (0001) = V R /24 V U (0010) = V R /12, V U (0001) = V R /24 La rete è lineare, quindi si può usare il principio di sovrapposizione degli effettiLa rete è lineare, quindi si può usare il principio di sovrapposizione degli effetti

14 SEP5.14 Note Per avere V Umax = 15 V deve essere V R = 24 VPer avere V Umax = 15 V deve essere V R = 24 V Se V R si considera un ingresso si ottiene un attenuatore programmabileSe V R si considera un ingresso si ottiene un attenuatore programmabile Si può vedere anche come un MOLTIPLICATORE fra segnale analogico e numero digitaleSi può vedere anche come un MOLTIPLICATORE fra segnale analogico e numero digitale

15 SEP5.15 Convertitore A to D a conteggio Elementi necessari 1.Segnale di Clock 2.Convertitore D/A 3.Contatore UP 4.Comparatore 5.Porta AND

16 SEP5.16 Schema SOC = Star Of ConvertionSOC = Star Of Convertion EOC = End Of ConvertionEOC = End Of Convertion CK Count Clr Q 3 Q 2 Q 1 Q 0 D/A EOC SOC CK Vin + - Q3Q3 Q2Q2 Q1Q1 Q0Q0 VRVR V*

17 SEP5.17 Forme donda EOC SOC Vin V*

18 SEP5.18 Forme donda 2 – VinVin EOC SOC V* CK Count Clr Q 3 Q 2 Q 1 Q 0 D/A EOC SOC CK Vin + - Q3Q3 Q2Q2 Q1Q1 Q0Q0 VRVR V*

19 SEP5.19 Osservazioni Necessita di ingresso stabile durante tutto il tempo di conversioneNecessita di ingresso stabile durante tutto il tempo di conversione –deve essere presente un S- H Tempo massimo di conversione (legato al valore massimo) 2 N cicli di clockTempo massimo di conversione (legato al valore massimo) 2 N cicli di clock

20 SEP5.20 Convertitore A to D a inseguimento Elementi necessari 1.Segnale di Clock 2.Convertitore D/A 3.Contatore UP/DOWN 4.Comparatore

21 SEP5.21 Schema U/D Count CK Q 3 Q 2 Q 1 Q 0 D/A Vin + - Q3Q3 Q2Q2 Q1Q1 Q0Q0 VRVR V* CK

22 SEP5.22 Forme donda U/D Vin V*

23 SEP5.23 Osservazione Non è strettamente necessario il S – HNon è strettamente necessario il S – H Tempo massimo di conversione (legato al valore massimo) 2 N cicli di clockTempo massimo di conversione (legato al valore massimo) 2 N cicli di clock Da una conversione alla successiva, occorre un tempo minore rispetto al caso precedenteDa una conversione alla successiva, occorre un tempo minore rispetto al caso precedente Se il segnale, fra un ciclo di clock e il successivo, varia meno di un gradino, il segnale U/D è la conversione – a un bitSe il segnale, fra un ciclo di clock e il successivo, varia meno di un gradino, il segnale U/D è la conversione – a un bit

24 SEP5.24 Convertitore A to D ad approssimazioni successive StategiaStategia –Si parte attribuendo a Vx il valore V M /2 –se V i > V M /2 si passa a V M /2 +V M /4 –se V i < V M /2 si passa a V M /4 Si procede così per n passiSi procede così per n passi

25 SEP5.25 Strategia per N = 4 Si parte 1000Si parte 1000 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0001 0011 0101 0111 1001 1011 1101 1111 1110 1010 0110 0010 1100 0100 1000 > < > > = < < <

26 SEP5.26 Schema Tempo di conversione per N bit => N cicli di clockTempo di conversione per N bit => N cicli di clock CK Count SOC + Logica Q 3 Q 2 Q 1 Q 0 D/A Vin + - Q3Q3 Q2Q2 Q1Q1 Q0Q0 VRVR V* EOC

27 SEP5.27 Convertitore FLASH + - + - + - + - + - + - + - COD P R I O R I T A VRVR Vin X2X2 X1X1 X0X0 1/8V R 2/8V R 3/8V R 4/8V R 5/8V R 6/8V R 7/8V R

28 SEP5.28 Tabella di Conversione del Codificatore di priorità Tabella di veritàTabella di verità W7W7W7W7 W6W6W6W6 W5W5W5W5 W3W3W3W3 W3W3W3W3 W2W2W2W2 W1W1W1W1 X2X2X2X2 X1X1X1X1 X0X0X0X0 0000000000 0000001001 0000011010 0000111011 0001111100 0011111101 0111111110 1111111111

29 SEP5.29 Convertitore A/D a doppia rampa SchemaIpotesi V X > 0 V R 0 V R < 0 R + - Ck + - Q 7 Q 0 Ck a b VXVX VRVR C off on S1S1 S2S2 VKVK

30 SEP5.30 Forme donda Per t = t 2 Q n commuta per la prima volta da 1 a 0 vKvK TATA TBTB t1t1 t2t2 t3t3 t3t3 S 1 = A S 2 = on S 1 = A S 2 = off S 1 = B S 2 = off S 1 = A S 2 = on

31 SEP5.31 Osservazioni Sistema di conversione lentoSistema di conversione lento Utilizzato negli strumenti di misuraUtilizzato negli strumenti di misura Elevata precisioneElevata precisione La tensione incognita viene integrata nellintervallo T ALa tensione incognita viene integrata nellintervallo T A Eventuali disturbi a valor medio nullo non hanno effettoEventuali disturbi a valor medio nullo non hanno effetto Fornisce il valor medio di V x nellintervallo T AFornisce il valor medio di V x nellintervallo T A T A è dellordine di 0.5 sT A è dellordine di 0.5 s

32 SEP5.32 Conclusioni sui convertitori A/D (1/2) FLASH SAR veloicitàINSEGUIMENTOprecisione CONTEGGIO DOPPIA RAMPA

33 SEP5.33 Conclusioni sui convertitori A/D (2/2)

34 SEP5.34 Conclusioni Convertitori D to AConvertitori D to A Convertitore PAM a partitoreConvertitore PAM a partitore Convertitore PAM R-2RConvertitore PAM R-2R Convertitori A to DConvertitori A to D Convertitore a conteggiConvertitore a conteggi Convertitore a inseguimentoConvertitore a inseguimento Convertitore ad approssimazioni successive (SAR)Convertitore ad approssimazioni successive (SAR) Convertitore FLASHConvertitore FLASH Convertitori a doppia rampaConvertitori a doppia rampa