A.S.E.17.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 17 Tecniche strutturateTecniche strutturate –PLD PLAPLA PROMPROM PALPAL Porte Tri StatePorte.

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1 A.S.E.17.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 17 Tecniche strutturateTecniche strutturate –PLD PLAPLA PROMPROM PALPAL Porte Tri StatePorte Tri State

2 A.S.E.17.2 Richiami Reti combinatorie frequentiReti combinatorie frequenti ComparatoriComparatori Generatore/verificatore di paritàGeneratore/verificatore di parità DecodificatoroDecodificatoro CodificatoriCodificatori MultiplexMultiplex DemultiplexDemultiplex

3 A.S.E.17.3 Osservazione 1 Il Decoder, con laggiunta di poche porte OR, consente la realizzazione di funzioni logicheIl Decoder, con laggiunta di poche porte OR, consente la realizzazione di funzioni logiche Il Multiplex può essere visto come un generatore di funzioni logiche programmabileIl Multiplex può essere visto come un generatore di funzioni logiche programmabile Esistono architetture strutturate per realizzare funzioni logicheEsistono architetture strutturate per realizzare funzioni logiche

4 A.S.E.17.4 Osservazioni 2 Qualunque rete combinatoria può essere realizzata con logica a due livelli, nella forma SPQualunque rete combinatoria può essere realizzata con logica a due livelli, nella forma SP Prodotti => porte ANDProdotti => porte AND Somme => porte ORSomme => porte OR PIANO AND PIANO AND PIANO OR PIANO OR

5 A.S.E.17.5 PLD PLD = Programmable Logic DecicesPLD = Programmable Logic Decices Tipi di PLDTipi di PLD Dispositivo Piano AND Piano OR PLAProgrammabileProgrammabile PROMFissoProgrammabile PALProgrammabileFisso

6 A.S.E.17.6 Porte AND programmabili Prima della Programmazione

7 A.S.E.17.7 PLA PLA = Programmable Logic ArraysPLA = Programmable Logic Arrays Tutte le funzioni combinatorie possono essere realizzate come somme di prodottiTutte le funzioni combinatorie possono essere realizzate come somme di prodotti AND – ORAND – OR Tecnica di progettazione strutturata:Tecnica di progettazione strutturata: –Piano AND –Realizza i termini di prodotto necessari –Piano OR –Realizza le somme secondo le uscite desiderate In ingresso al piano AND ci sono tutti gli ingressi dritti e negatiIn ingresso al piano AND ci sono tutti gli ingressi dritti e negati

8 A.S.E.17.8Schema b b a cacb XYZ

9 A.S.E.17.9 PROM PROM = Programmable Read Only MemoriesPROM = Programmable Read Only Memories PLA con il pano AND completoPLA con il pano AND completo –decodificatore N – 2 N Ciascuna uscita del piano AND abilita una particolare configurazione delle usciteCiascuna uscita del piano AND abilita una particolare configurazione delle uscite Con una PROM con N ingressi e Word di M bit si può realizzare qualunque funzione di N inressi e M usciuteCon una PROM con N ingressi e Word di M bit si può realizzare qualunque funzione di N inressi e M usciute

10 A.S.E.17.10 Architettura di una PROM Piano AND sostituito dal Decoder N - 2 NPiano AND sostituito dal Decoder N - 2 N DECODERDECODER DECODERDECODER PIANO OR PIANO OR 1 N 1 2N2N

11 A.S.E.17.11 PAL PAL = Programmable Array LogicPAL = Programmable Array Logic Numero di mintermini minore di 2 NNumero di mintermini minore di 2 N Piano AND programmaboilePiano AND programmaboile Piano OR FissoPiano OR Fisso

12 A.S.E.17.12Schema b b a cacb XYZ

13 A.S.E.17.13 CONFLITTO ATTENZIONE !!!ATTENZIONE !!! Non è possibile collegare insieme due usciteNon è possibile collegare insieme due uscite Elettricamente si ha un CORTOCIRCUITOElettricamente si ha un CORTOCIRCUITO Logicamente non risulta definito il valoreLogicamente non risulta definito il valore –(almeno in alcuni casi) NO !!

14 A.S.E.17.14 Uscita TRI - STATE Si introduce un novo stato logicoSi introduce un novo stato logico ALTA IMPEDENZA ZALTA IMPEDENZA Z Più uscite Tri – State possono essere connesse in paralleloPiù uscite Tri – State possono essere connesse in parallelo Si deve garantire che logicamente sia possibile abilitarne solo una alla voltaSi deve garantire che logicamente sia possibile abilitarne solo una alla volta

15 A.S.E.17.15 Buffer Tri - State InvertenteInvertente Non invertenteNon invertente S inout 1 S inout 2 Sin out 1 out 2 00ZZ 01ZZ 1010 1101 01z

16 A.S.E.17.16 Esempio MUX Multiplex 4 a 1Multiplex 4 a 1 Decoded 2 to 4 D1D1 b a U D2D2 D3D3 D4D4

17 A.S.E.17.17 Esempio DEMUX Demultiplex 1 a 4Demultiplex 1 a 4 Decoded 2 to 4 U0U0 b a IN U1U1 U2U2 U3U3

18 A.S.E.17.18 Conclusioni Tecniche strutturate di realizzazione di reti combinatorieTecniche strutturate di realizzazione di reti combinatorie –PLD PLAPLA PROMPROM PALPAL Porte Tri – StatePorte Tri – State