ARCHITETTURA DEI SISTEMI ELETTRONICI

Presentazione sul tema: "ARCHITETTURA DEI SISTEMI ELETTRONICI"— Transcript della presentazione:

1 ARCHITETTURA DEI SISTEMI ELETTRONICI
LEZIONE N° 23 Memorie Definizioni Memoria RAM Organizzazione Temporizzazione Cella base Tipi di indirizzamento A.S.E.

2 Richiami Flip – Flop R – S Flip – FLop D edge triggered Decodificatori
Tecniche di sintesi di reti sequenziali A.S.E.

3 Definizioni MEMORIE Memoria = elemento in grado di conservare un’informazione Memorie Volatili = in grado di conservare l’informazione solo se alimentate Memorie Non Volatili = non perdono l’informazione anche se non alimentate A.S.E.

4 Definizioni MEMORIE NON VOLATILI
ROM = Read Only Memory Programmata in fabbrica PROM = Programmable Read Only Memory Programmabile una sola volta dall’utente [OTP] EPROM =Erasable Programmable ROM Prog. elettricamente, Cancellazione UV E2PROM = Electrical Erasable PROM Programmazione e cancellazione elettrica A.S.E.

5 Definizioni MEMORIE VOLATILI
RAM = Random Access Memory Memoria nella quale e possibile Scrivere WRITE (W) Leggere READ (R) RAM Statica = se alimentata, conserva l’informazione per un tempo infinito RAM Dinamica = anche se alimenta, dopo un certo tempo perde l’informazione A.S.E.

6 Organizzazione di una RAM
Memoria RAM di “H” parole di “N” bit H è una potenza del 2 N solitamente può valere 1, 4, 8 Osservazione 210 = 1,024 1K (Kilo) 220 = 1,048,576 1M (Mega) 230 = 1,073,741,824 1G (Giga) A.S.E.

7 Descrizione ai terminali
Memoria RAM 64K x 4 64K x 4 A0 D0 D3 A15 CS R/W A.S.E.

8 Legenda A0 : A15 = indirizzi (ADDRESS) D0 : D3 = dati (DATE)
CS = Attivatore (Chip Select) [attivo basso] R/W = scrittura / lettura (Read/Write) [1 = legge, 0 = scrive] A.S.E.

9 Temporizzazzione Ciclo di lettura Ciclo di scrittura A0:A15 CS R/W
D0:D3 A0:A15 CS R/W D0:D3 A.S.E.

10 Cella di Memoria RAM STATICA
Word select Q R S Write Din Dout A.S.E.

11 Parola (Word) Din-3 Dout-3 Din-2 Dout-2 Din-1 Dout-1 Din-0 Dout-0 W s
Q Din-3 Dout-3 R S Q Din-2 Dout-2 R S Q Din-1 Dout-1 R S Q Din-0 Dout-0 W s Write A.S.E.

12 Organizzazione Ws-0 Write Ws-1 Write Din-3 Dout-3 Din-2 Dout-2 Din-1
Q Q Q Q R S R S R S R S Write Ws-1 Q Q Q Q R S R S R S R S Write Din-3 Dout-3 Din-2 Dout-2 Din-1 Dout-1 Din-0 Dout-0 A.S.E.

13 Tecniche di accesso La singola word ha N ingressi = Data In
N uscite =Data Out 1 selettore di parola All’esterno sono necessari N Data I/O (bidirezionale) Chip Select (CS) Selezione Read/ Write (R/W) K indirizzi A.S.E.

14 Schema 1 Uso di Buffer THREE-STATE R W Dout D Din A.S.E.

15 Schema 2 Tabella di verità CS W R R/W A.S.E.

16 Osservazione Gli indirizzi sono codificati in binario
È necessario un decodificatire K – 2K D E C . K 2K A.S.E.

17 Schema completo D E C M M M M 16 M M M M M M M M A0:A16 A.S.E. 1 216-1
D E C M M M M 16 1 M M M M A0:A16 M M M M 216-1 W R D3 D2 D1 D0 A.S.E.

18 Osservazioni Architettura non quadrata Complessità del Decoder N = 2N
occorrono 2N AND a N ingressi Esempio: Memoria da 1Mbit (220) Complessità del Decoder 21 milioni di Transistori !! Si ricorre a memorie a singolo bit e a struttura a matrice A.S.E.

19 Organizzazione a Matrice
Celle di memoria organizzate a quadrato 1 X RAM 2N/2 1 2N/2 N/2 Y N/2 A.S.E.

20 Osservazioni Sono presenti due decodificatori
Decodificatore di riga decodificatore di colonna A ciascun decodificatore arriva N/2 indirizzi Complessità totale dei Decoder 2 decodificatori N/2 – 2N/2 occorrono 2x2N/2 AND a N/2 ingressi [per memoria da 1 Mbit (220) occorrono 2 x 210 x 11 = transistori ] A.S.E.

21 Conclusioni Memoria RAM Organizzazione Temporizzazione Cella base
Tipi di indirizzamento A.S.E.