Corso di Laurea in Scienze e Tecnologie Chimiche corso di Informatica Generale Paolo Mereghetti DISCo – Dipartimento di Informatica, Sistemistica e Comunicazione.

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1 Corso di Laurea in Scienze e Tecnologie Chimiche corso di Informatica Generale Paolo Mereghetti DISCo – Dipartimento di Informatica, Sistemistica e Comunicazione

2 Architettura dellElaboratore Terza parte

3 BUS Collega tra loro due o più componenti dellelaboratore (CPU, Memoria Centrale ed Interfacce delle periferiche). È un mezzo di trasmissione condiviso, e quindi: –tutti i dispositivi vedono i dati trasmessi –affinché venga garantita lintegrità dei dati, una sola componente per volta può trasmettere sul bus –È composto da linee elettriche lungo in cui fluiscono, in parallelo, i dati

4 BUS: suddivisione logica Logicamente è suddiviso in: –Bus Dati: costituisce il percorso per trasferire i dati tra le componenti dellelaboratore. Il numero di linee che lo compongono specifica la dimensione del bus –Bus Indirizzi: indica la sorgente o la destinazione dei dati che transitano sul bus dati –Bus di Controllo: è usato per controllare luso e laccesso al bus dati ed al bus indirizzi

5 BUS: operazioni – caso 1 Una componente A invia dei dati ad una componente B: –A attraverso il bus di controllo acquisisce il diritto alluso del bus –A scrive nel bus di controllo il codice del comando –A scrive nel bus dati il dato da inviare a B –A scrive nel bus indirizzi lidentificativo di B e la posizione in B dove scrivere i dati

6 BUS: operazioni – caso 2 Una componente A richiede dei dati di una componente B: –A attraverso il bus di controllo acquisisce il diritto alluso del bus –A scrive nel bus di controllo il codice del comando –A scrive nel bus indirizzi lidentificativo di B e la posizione in B dove si trovano i dati da ricevere –A si mette in attesa dei dati

7 Unità di Controllo: fasi desecuzione

8 Fasi desecuzione: dettagli Fase di Acquisizione (Fetch) –Il contenuto del registro PC e trasferito nel registro AR –Lettura da memoria (allindirizzo AR). Il dato letto e trasferito in DR –Il contenuto di DR e trasferito in CIR –PC conterrà lindirizzo della prossima istruzione PC=PC+1 (o PC=PC+k) Fase di Interpretazione (Decode) : si determina il tipo di istruzione da eseguire Fase di Esecuzione (Execute) : esecuzione effettiva delloperazione

9 Esempio desecuzione: configurazione iniziale 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC0 CIR Reg1 Reg2 Reg3 Memoria (istruzioni e dati) Parole di 8 bit Alcuni Registri

10 Esempio desecuzione: la prima istruzione 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC0 CIR Reg1 Reg2 Reg3 Fetch: 1.PC AR: AR diventa 0 2.Lettura AR DR: DR diventa 10101001 3.DR CIR: CIR diventa 10101001 4.Incremento PC Decode: CIR istruzione: 10101001 load A Reg1 Execute: 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC1 CIR10101001 Reg101001011 Reg2 Reg3

11 Esempio desecuzione: la seconda istruzione 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC1 CIR10101001 Reg101001011 Reg2 Reg3 Fetch: 1.PC AR: AR diventa 1 2.Lettura AR DR: DR diventa 10100001 3.DR CIR: CIR diventa 10100001 4.Incremento PC Decode: CIR istruzione: 10100001 load B Reg2 Execute: 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC2 CIR10100001 Reg101001011 Reg200011010 Reg3

12 Esempio desecuzione: la terza istruzione 010101001 110100001 200100100 310100101 A01001011 B00011010 C Fetch: 1.PC AR: AR diventa 2 2.Lettura AR DR: DR diventa 00100100 3.DR CIR: CIR diventa 00100100 4.Incremento PC Decode: CIR istruzione: 00100100 sum Reg1 Reg2 Reg3 Execute: 010101001 110100001 200100100 310100101 A01001011 B00011010 C PC2 CIR10100001 Reg101001011 Reg200011010 Reg3 PC3 CIR00100100 Reg101001011 Reg200011010 Reg301101101

13 Esempio desecuzione: la quarta istruzione 010101001 110100001 200100100 310100101 A01001011 B00011010 C Fetch: 1.PC AR: AR diventa 3 2.Lettura AR DR: DR diventa 10100101 3.DR CIR: CIR diventa 10100101 4.Incremento PC Decode: CIR istruzione: 10100101 write Reg3 C Execute: 010101001 110100001 200100100 310100101 A01001011 B00011010 C01101101 PC3 CIR00100100 Reg101001011 Reg200011010 Reg301101101 PC4 CIR10100101 Reg101001011 Reg200011010 Reg301101101

14 Esempio desecuzione: configurazione finale 010101001 110100001 200100100 310100101 A01001011 B00011010 C01101101 PC4 CIR10100101 Reg101001011 Reg200011010 Reg301101101 Memoria (istruzioni e dati) Parole di 8 bit Alcuni Registri

15 Interfacce alle Periferiche Interfaccia: elemento circuitale per il collegamento tra elaboratore e periferica Contiene: –Registro dati periferica –Registro comando –Informazioni sullo stato della periferica

16 Estensione architettura di Von Neumann Processori dedicati (Es: coprocessore matematico, processore grafico) Processori che eseguono le diverse fasi di unistruzione in parallelo (Acquisizione, Interpretazione, Esecuzione) Gerarchie di memorie: memoria cache Processori dedicati (Input/Output) Architetture multiprocessore

17 Memoria Cache Memoria veloce ma di capacità meno limitate dei registri Tipi di cache –cache interna (sul chip della CPU) –cache esterna (RAM veloce) Operazioni più veloci: –i dati usati più recentemente hanno più probabilità di essere usati, quindi li tengo su un supporto più rapido –dati di sistema per la gestione dellelaborazione

18 Periferiche Dispositivi di Input/Output (I/O) Realizzano interazione fra uomo e macchina o fra macchine Sono controllate dal sistema operativo Lavorano in modo indipendente dal processore (modalità asincrona)

19 Driver Componente del Sistema Operativo Programma che interagisce direttamente con una periferica (Driver fisico) oppure maschera il funzionamento della periferica (Driver logico)

20 Tipi di Periferiche Unità di Input –tastiera, mouse, scanner; Unità di Output –video, stampante; Unità di Input/Output –dispositivi di trasmissione: modem, scheda di rete, scheda audio.