FACOLTA’ DI INGEGNERIA

Presentazione sul tema: "FACOLTA’ DI INGEGNERIA"— Transcript della presentazione:

1 FACOLTA’ DI INGEGNERIA
Laurea in Ingegneria Elettronica PROGETTO DI UN REGISTRO AD APPROSSIMAZIONI SUCCESSIVE IN UN ASIC PER IMAGING Candidato: Alessandro Fina Relatore: Prof. Lorenzo Colace Co-relatore: Dott. Valentino Cencelli

2 Sommario Introduzione alla medicina nucleare Cosa è un SAR
Architettura CAD Elettronico Progettazione Dimensionamento Simulazione Layout Conclusioni

3 Matrice di cristalli scintillanti
Introduzione alla medicina nucleare Imaging molecolare: rilevazione spaziale e temporale di radiazioni gamma. Matrice di cristalli scintillanti Fotomoltiplicatore Fotone 140keV e- 350nm

4 Introduzione alla medicina nucleare
Rivelatore Hamamatsu H8500: matrice 8×8 di anodi→12 stadi si amplificazione Risposta spettrale: 300nm → 650nm area attiva 89% del dispositivo Floor planning (struttura topologica) del chip completo - Area disponibile di silicio è di 3mm×5mm

5 Cosa è un SAR Il convertitore A/D è composto da: - Comparatore
- Convertitore D/A interno (DAC) - Registro ad approssimazioni successive (SAR)

6 Cosa è un SAR Un SAR rappresenta un registro SIPO (serial input - parallel output) che viene utilizzato per la tecnica di approssimazioni successive: - Conversione di n bit in n cicli di clock implementando l’algoritmo di ricerca dicotomica

7 C. K. Yuen Architettura SPECIFICHE DI PROGETTO:
- n = 10 bit - fCLK = 500MHz - Layout compatto - n+1 flip-flop di tipo JK - Due porte OR

8 CAD Elettronico Schemi elettrici Simboli Simulazioni Layout
Cadence è da molti anni lo standard industriale più importante e riconosciuto in tutto il mondo. Schemi elettrici Simboli Simulazioni Layout

9 Dimensionamento DIMENSIONI SCELTE: L=0.24μm - W=0.7μm NMOS
L = lunghezza del canale W = larghezza del canale iD = corrente di canale tp = tempo di propagazione tp∝ L²/VDD tempo di propagazione DIMENSIONI SCELTE: L=0.24μm - W=0.7μm NMOS L=0.24μm - W=1.2μm PMOS

10 Progettazione Implementazione delle porte fondamentali NOT NAND NOR OR TRASMISSION GATE

11 I singoli Flip-Flop vengono connessi secondo il modello Yuen
Progettazione Implementazione del Flip-Flop di tipo JK J TG Q TG K TG Qneg CLK TG nCLR I singoli Flip-Flop vengono connessi secondo il modello Yuen

12 Verificare il corretto funzionamento del circuito
Simulazioni Verificare il corretto funzionamento del circuito NAND A ING. USC. A B C 1 B C Time [ns] OR A ING. USC. A B C 1 B C Time [ns]

13 Simulazioni Flip-Flop JK a 500MHz CLK nCLR J K Q Qneg
Time [ns] ING. USC. nCLR Jn Kn Qn+1 X 1 Qn Toggle - X: l’ingresso può essere indifferentemente 0 o 1, non influisce sull’uscita - Toggle: se Qn=0 allora Qn+1=1; se Qn=1 allora Qn+1=0

14 SAR a 500MHz CLK nCLR DATA MSB Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1 LSB EOC
Time [ns] Vengono analizzati sequenzialmente tutti i bit da MSB fino al LSB Se DATA = “1” il bit analizzato viene riportato a “0” Se DATA = “0” il bit analizzato viene lasciato ad “1”

15 Convertitore Analogico/Digitale
Simulazioni Convertitore Analogico/Digitale SAR CONVERTITORE I/V DAC COMPARATORE Possiamo osservare come la tensione Vth, dopo le varie comparazioni, si avvicina sempre più alla tensione Vinput. Questo dimostra il corretto funzionamento di tutto il blocco e quindi anche del SAR

16 Layout Rappresenta la distribuzione e connessione dei transistor sul wafer di silicio Nella realizzazione di un layout bisogna: Ottimizzare le dimensioni Rispettare le regole di progettazione imposte dalla fonderia Per la verifica del layout: DRC: verifica delle regole di progettazione LVS: confronto tra schema elettrico e layout

17 Layout Collegando opportunamente i transistor, secondo le indicazioni dello schema elettrico, è stato possibile realizzare NOT NAND Flip-Flop JK OR TRASMISSION GATE SAR 10bit

18 Layout SAR 10bit

19 Il circuito verrà realizzato dall’INFN in fonderia nei prossimi mesi
Conclusioni Apprendimento del software di progettazione Cadence Progetto e simulazione di un registro ad approssimazioni successive a 10 bit alla frequenza di 500MHz Realizzazione e verifica del layout del registro di dimensioni 285μm×30.4μm Il circuito verrà realizzato dall’INFN in fonderia nei prossimi mesi