INFORMAZIONI GENERALI Web site: Att. DidatticaIns. UniversitarioA.A.2009-10 PROGRAMMA.

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2 INFORMAZIONI GENERALI Web site: http://www.saap.it/pasqualederuvo/ Att. DidatticaIns. UniversitarioA.A.2009-10 E-mail: p.deruvo@ba.issia.cnr.it PROGRAMMA BACHECA - APPELLI RISORSE - Lezioni & Lab PROGRAMMA BACHECA - APPELLI RISORSE - Lezioni & Lab Menu:

3 Modalità di Esame L'esame può essere svolto in tre tipologie alternative a scelta dello studente. Prova di esame composta da un esonero scritto atto a verificare la capacità progettuale del candidato seguito da un breve colloquio orale (facoltativo). É strettamente consigliato il conseguimento di una valutazione soddisfacente per accedere alla parte orale dell'esame. Per sostenere una prova di esame è obbligatoria la prenotazione elettronica. I. Prova di esame classica composta da un colloquio orale. Tale prova di esame va concordata con il docente. II. Realizzazione pratica di un sistema per le TLC implementato attraverso: un'architettura FPGA based oppure un codice per DSP. Tale prova di esame va concordata con il docente. III.

4 Programma I. Richiami sulle Architetture di Processori OverviewOverview ClassificazioneClassificazione Processore DidatticoProcessore Didattico DELUXE II. Digital Signal Processor Texas Instruments TMS220 Family III. Logiche Programmabili ClassificazioneClassificazione Logiche FPGA basedLogiche FPGA based 8 Lez. 3 Lez. 4 Lez.

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6 Microprocessore Architettura Von Neumann External MEMORY CPU Data Instruction Lo schema si basa su cinque componenti fondamentali: CPU o unità di lavoro che si divide a sua volta in : 1. Unità operativa, nella quale uno dei sottosistemi più rilevanti è lALU (Arithmetic Logic Unit) 2. Unità di controllo CU (Control Unit) 3. Memoria Interna (Registri, Stack Mem. Etc.) Unità di memoria, intesa come memoria principale (RAM - Random Access Memory) Unità di input, tramite la quale i dati vengono inseriti nel calcolatore per essere elaborati Unità di output, necessaria affinché i dati elaborati possano essere restituiti all'operatore Bus, un canale che collega tutti i componenti fra loro

7 Microprocessor Internal MEMORY Microprocessore Architettura HARVARD Separa la memoria dedicata a contenere il programma da quella utilizzata dal traffico dati Aumenta la banda verso la Memoria CPU

8 Microprocessore Architettura DELUXE C.O.Op.1Op.2 Dest C.O. Op.1 Op.2 Dest ADDR1#5 R3 R1 #5 R3 R1 R3 CU

9 Microprocessore Architettura DSP-TI Instruction Data ALU 1 ALU 2 SubALU DSP-TI CU L1 S1 M1 D1 L2 S2 M2 D2 IR

10 Microprocessore Architettura Dual-Core Core 1 Core 2 ? MultithreadingMultithreading Esegue più Thread in parallelo ?

11 Sistema di Processori Architettura di Calcolo Parallelo Sistema di Calcolo Interfaccia 1 Scheduler + N Worker