ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 12 Flip - Flop S – R CloccatoFlip - Flop S – R Cloccato D LatchD Latch TemporizzazioniTemporizzazioni Durata minima dell’impulsoDurata minima dell’impulso Architettura MASTER – SLAVEArchitettura MASTER – SLAVE Clock a 2 fassiClock a 2 fassi Flip-flop J – K master-slaveFlip-flop J – K master-slave D Master - SlaveD Master - Slave T Master – SlaveT Master – Slave Flip-flop D Edge triggeredFlip-flop D Edge triggered Tempi di rispettoTempi di rispetto Soluzioni alternativeSoluzioni alternative A.S.E.12.1

Richiami Reti sequenzialiReti sequenziali BistabileBistabile Flip - Flop S – RFlip - Flop S – R A.S.E.12.2

Flip – Flop S – R con abilitazione Tabella delle funzioniSchemaTabella delle funzioniSchema CkSR Q+Q+Q+Q+ Q+Q+Q+Q+ 0xxQ QQQQ 100Q QQQQ R S Q QQ Ck A.S.E.12.3

Flip – Flop SR “cloccato” 2 A.S.E.12.4

Flip – Flop D LATCH Per Ck = 1Per Ck = 1 –L’uscita Q segue l’ingresso D Per Ck = 0Per Ck = 0 –L’uscita conserva lo stato precedente Tabella delle funzioniSchemaTabella delle funzioniSchema CkD Q+Q+Q+Q+ 0xQ D Q QQ Ck A.S.E.12.5

Tempi di propagazione R S Q QQ A.S.E.12.6

Temporizzazione schematica A.S.E.12.7

Durata minima dell’impulso 1 Forme d’onda di una rete combinatoriaForme d’onda di una rete combinatoria in out t t A.S.E.12.8

Durata minima dell’impulso 2 Forme d’onda di un Flip – Flop SRForme d’onda di un Flip – Flop SR S Q t t t t R QQ A.S.E.12.9

Durata minima dell’impulso 3 A.S.E.12.10

Tempi di Setup e Hold 1 A.S.E.12.11

Tempi di Setup e Hold 2 D Q QQ Ck A.S.E.12.12

Problema dell’instabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 1 QQ CkA 1 Q A.S.E.12.13

Architettura MASTER - SLAVE MASTERSLAVE MASTERSLAVE R S QQ Ck M S Q QMQM QMQM Ck S RSRS A.S.E.12.14

Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamenteIl clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverterNon possono essere ottenuti con un inverter Ck M Ck S Ck M Ck S no A.S.E.12.15

Clock a due fasi non sovrapposte Tecnica di generazione a sogliaTecnica di generazione a soglia Ck M Ck S SHSH SLSL Ck A.S.E.12.16

Generatore di clock a due fasi Un altro modo di generare il Clock a due fasi non sovrapposteUn altro modo di generare il Clock a due fasi non sovrapposte 11 22 Ck A A.S.E.12.17

Forme d’Onda Ck A 1111 2222 t  T 11 22 Ck A A.S.E.12.18

Sequenza di funzionamento Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Master accoppiato agli Ingressi Slave disaccoppiato dal Master Master disaccoppiato agli Ingressi Slave accoppiato al Master A.S.E.12.19

A.S.E.12.20

Forme d’onda (S-R Master-slave) A.S.E.12.21

Flip-flop J – K master-slave A.S.E.12.22

Flip-flop J – K master-slave A.S.E.12.23

Flip-flop J – K master-slave 0 1 1010 0101 0 1 A.S.E.12.24

Flip-flop J – K master-slave 1 1 1010 0101 1010 0101 A.S.E.12.25

Flip-flop J – K master-slave 1 1 0101 1010 0101 1010 A.S.E.12.26

Forme d’onda (J-K master-slave) A.S.E.12.27

D Master - Slave A.S.E.12.28

T Master - Slave A.S.E.12.29

Forme d’onda TCk Q+Q+Q+Q+ 0Q 1Q X0Q T Q Ck T Q t t t A.S.E.12.30

Flip-flop D Edge Triggered A.S.E.12.31

(Ck=0) 0 A.S.E.12.32

Ck=0, Q -  Q Q Q A.S.E.12.33

Ck=0, D=0 (1) 0 Q Q A.S.E.12.34

Ck=0, D=0 (2) 0 Q Q A.S.E.12.35

Ck=0, D=0 (Fine) 0 Q Q A.S.E.12.36

Ck=0, D=1 (Fine) 0 Q Q A.S.E.12.37

CK=1 1 A.S.E.12.38

Ck=1, D=0 (1) 1 0 A.S.E.12.39

Ck=1, D=0 (2) A.S.E.12.40

Ck=1, D=0 (3) A.S.E.12.41

Ck=1, D=0 (4) A.S.E.12.42

Ck=1, D=0 (5) A.S.E.12.43

Ck=1, D=0, Q=0 (Fine) A.S.E.12.44

Ck=1, D=0 (1’) A.S.E.12.45

Ck=1, D=0, Q=1 (Fine) A.S.E.12.46

Ck=1, D=1 (1) 1 1 A.S.E.12.47

Ck=1, D=1 (2) A.S.E.12.48

Ck=1, D=1 (3) A.S.E.12.49

Ck=1, D=1 (4) A.S.E.12.50

Ck=1, D=1, Q=1 (Fine) A.S.E.12.51

Ck=1, D=1 (1’) A.S.E.12.52

Ck=1, D=1 (2’) A.S.E.12.53

Ck=1, D=1, Q=0 (Fine) A.S.E.12.54

Ck=1  0, D=0, Q=0 (Fine)  A.S.E.12.55

Ck=1  0, D=0, Q=1 (Fine)  A.S.E.12.56

Ck=1  0, D=1, Q=0 (Fine)  A.S.E.12.57

Ck=1  0, D=1, Q=1 (Fine)  A.S.E.12.58

Ck=0  1, D=0 (1)  A.S.E.12.59

Ck=0  1, D=0, Q=0 (Fine)  A.S.E.12.60

Ck=0  1, D=1 (1)  A.S.E.12.61

Ck=0  1, D=1, Q=1 (Fine)  A.S.E.12.62

D Negative Edge Triggered A.S.E.12.63

Tempi di Rispetto Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clockPer evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clock Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE D Q T setupT holdT propagation A.S.E.12.64

D Edge Triggered con Preset e Clear Asincroni A.S.E.12.65

PR = 0, CK = 0, D = 0 (1) A.S.E.12.66

PR = 0, CK = 0, D = 0 (2) A.S.E.12.67

PR = 0, CK = 1, D = A.S.E.12.68

PR = 0, CK = 0, D = A.S.E.12.69

PR = 0, CK = 1, D = A.S.E.12.70

Flip-flop J-K Positive Edge triggered (soluzione alternativa) A.S.E.12.71

Flip-flop T Positive Edge triggered (soluzione alternativa) A.S.E.12.72

Conclusioni Flip - Flop S – R CloccatoFlip - Flop S – R Cloccato D LatchD Latch TemporizzazioniTemporizzazioni Durata minima dell’impulsoDurata minima dell’impulso Architettura MASTER – SLAVEArchitettura MASTER – SLAVE Clock a 2 fassiClock a 2 fassi Flip-flop J – K master-slaveFlip-flop J – K master-slave D Master - SlaveD Master - Slave T Master – SlaveT Master – Slave Flip-flop D Edge triggeredFlip-flop D Edge triggered Tempi di rispettoTempi di rispetto Soluzioni alternativeSoluzioni alternative A.S.E.12.73