A.S.E.20.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 20 Flip - Flop J – K Master – SlaveFlip - Flop J – K Master – Slave Soluzione alternativaSoluzione alternativa Flip - Flop T (TOGGLE)Flip - Flop T (TOGGLE) Contatore modulo 2 NContatore modulo 2 N Flip – Flop D con Clear e PresetFlip – Flop D con Clear e Preset
A.S.E.20.2 Richiami Clock a due fasiClock a due fasi Descrizione del Flip Flop R-S Master - SlaveDescrizione del Flip Flop R-S Master - Slave Flip - Flop R-S edge-triggeredFlip - Flop R-S edge-triggered Flip – Flop D trasparenteFlip – Flop D trasparente Flip – Flop D edge-triggeredFlip – Flop D edge-triggered
A.S.E.20.3 Flip - Flop J – K Master - Slave Tabella di VeritàSchema logicoTabella di VeritàSchema logico CkCkCkCk J Q QQQQK CkJKQ 0XXQ 1XXQ XXQ 00Q QQQQ S Q Ck Q R
A.S.E.20.4 Forme d’onda Forme d’onda Ck J K t S = J x Q R = K x Q Q QQ Ck J Q QQQQK S Q Ck Q R
A.S.E.20.5 Soluzione alternativa K J QQ Ck Q QMQM QMQM A B C D
A.S.E.20.6 Tabella Tabella CkJKAB QMQMQMQM QMQMQMQMCDQQ X0011 QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM 0XX11 QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM QMQMQMQM (0) (1) (0) (1) K J QQ Ck Q QMQM QMQM A B C D
A.S.E.20.7 Flip - Flop T (TOGGLE) Tabella di VeritàSchema logicoTabella di VeritàSchema logico Ck T Q QQQQ CkTQ 0XQ 1XQ XQ 0Q 1 QQQQ S Q Ck Q R
A.S.E.20.8 Forme d’onda Ck T Q Il Flip – Flop T divide per 2 la frequenza del Clock Il Flip – Flop T divide per 2 la frequenza del Clock SimboloSimbolo t T Q Ck
A.S.E.20.9 Flip - Flop T altre soluzioni Soluzione 1Soluzione 2Soluzione 1Soluzione 2 D Q Ck D Q Ck Ck T Q Ck Q
A.S.E Flip – Flop T in cascata T Q Ck T Q Ck T Q Ck T Q Ck Q0Q0Q0Q0 C E Q1Q1Q1Q1 Q2Q2Q2Q2 Q3Q3Q3Q3
A.S.E Forme d’onda C E Q0Q0 t Q1Q1 Q2Q2 Q3Q
A.S.E Contatore modulo 2 N con riporto seriale Sequenza di uscitaSequenza di uscita NQ3Q2Q1Q
A.S.E Problema del riporto seriale Forme d’ondaForme d’onda C T Q0Q0 t Q1Q1 Q2Q2 Q3Q
A.S.E Osservazioini Il Flip-Flop D edge triggered elemento base delle reti sincronizzateIl Flip-Flop D edge triggered elemento base delle reti sincronizzate Non è possibile prevedere il valore dell’uscita del Flip –Flop all’accensioneNon è possibile prevedere il valore dell’uscita del Flip –Flop all’accensione Può essere necessario inizializzare il sistema anche durante il normale funzionamentoPuò essere necessario inizializzare il sistema anche durante il normale funzionamento L’inizzializzazione può richiedere il caricamento di un particolare valoreL’inizzializzazione può richiedere il caricamento di un particolare valore L’inizializzazione deve essere indipendente dai fronti del Clock (asincrona)L’inizializzazione deve essere indipendente dai fronti del Clock (asincrona)
A.S.E Flip – Flop D (Edge Triggered) con CLEAR & PRESET asincroni Q D Ck Clear 11 22 Preset D Ck Q Preset Clear
A.S.E Verifica Pr = 0, Ck = 1 Q D Ck Clear 11 22 Preset X
A.S.E Verifica Pr = 0, Ck = 0, D = 1 Q D Ck Clear 11 22 Preset
A.S.E Verifica Pr = 0, Ck = 0, D = 0 Q D Ck Clear 11 22 Preset
A.S.E Registro a scorrimento (shift register) Serial In Serial Out (SISO)Serial In Serial Out (SISO) In Ck Out D Q Ck D Q Ck D Q Ck D Q Ck In Out t
A.S.E Registro a scorrimento 2 Serial In Parallel Out (SIPO)Serial In Parallel Out (SIPO) In Ck Out D Q Ck D Q Ck D Q Ck D Q Ck Q0Q0 In Out t Q3Q3 Q2Q2 Q1Q1 Q0Q0 Q3Q3 Q2Q2 Q1Q
A.S.E Registro a scorrimento 3 Parallel In Serial Out (PISO)Parallel In Serial Out (PISO) Clear Out Load Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Ck
A.S.E Registro a scorrimento 4 Parallel In Parallel Out (PIPO)Parallel In Parallel Out (PIPO) Clear Out Load Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Ck
A.S.E Registro di sincronizzazione PIPO Ver. 2PIPO Ver. 2 In Ck D Q Ck D Q Ck D Q Ck D Q Ck Q3Q3 Q2Q2 Q1Q1 Q0Q0
A.S.E CONCLUSIONI Flip - Flop J – K Master – SlaveFlip - Flop J – K Master – Slave Soluzione alternativaSoluzione alternativa Flip - Flop T (TOGGLE)Flip - Flop T (TOGGLE) Contatore modulo 2 NContatore modulo 2 N Flip – Flop D con Clear e PresetFlip – Flop D con Clear e Preset