Analisi di impatto delle macro hardware per specifiche di sistemi riconfigurabili FPGA-independent Carlo Di Federico - Matricola n. 679120 Roberto Gonella - Matricola n. 678878 Relatore: Prof. Francesco Bruschi Correlatore: Ing. Marco Domenico Santambrogio

Obiettivi L’implementazione sul dispositivo è dipendente dall’architettura di riferimento L’utilizzo di Virtual Hardware può risolvere questo problema introducendo però perdita nella fase di design Utilizzo di RPM per rendere la specifica portabile sulle diverse architetture

Indice Analisi della tecnologia FPGA e processo di sviluppo Stato dell’arte della virtualizzazione hardware Soluzione proposta : utilizzo di Relationally Place Macro Esempio implementativo : 32bit Full Adder Esempio implementativo complesso : Filtro FIR di ordine 10 Conclusione e sviluppi futuri

Tecnologia FPGA FPGA : Field Programmable Gate Array Processo di sintesi su dispositivo CLB SLICE

Stato dell’arte-1 VHBC : Virtual Hardware Bytecode Subset UML 2.0 Bytecode intermedio eseguito direttamente dalla Macchina Virtuale Pregi : Difetti: VHM implementato in VHDL Supporto riconfigurabilità parziale Parallelismo in fase di esecuzione I risultati disponibili sono limitati ad una sola FPGA Subset UML 2.0 Progettazione della specifica in UML 2.0 ed eseguita da Abstract Execution Platform (AEP) Pregi : Difetti: L’AEP è sviluppato per un solo tipo di FPGA Istruction set deriva dal Motorola 68K Specifica direttamente eseguibile

Stato dell’arte-2 Compilazione Just-in-Time Compilazione dinamica del codice sorgente un attimo prima dell’esecuzione Pregi : Difetti: Utilizzo dell’algoritmo di routing Riverside On–Chip Router Riconfigurabilità dinamica L’implementazione è basata su un modello logico (SCLF) e non su una FPGA reale Virtual Framework per la riconfigurazione in rete Generazione del bitstream utilizzando astrazione FPGA e riconfigurabilità remota Pregi : Difetti: Il Model Converter è condizione necessaria Processo lungo e dispendioso Permette la riconfigurazione via rete Utilizzo di template per la generazione del bytecode

Soluzione Proposta Utilizzo delle Relationally Placed Macro per specifiche portabili Vantaggi: Descrizione VHDL astratta RPM implementate come desiderato ? Analisi a 360° delle prestazioni: Tempi di implementazione Prestazioni circuitali Prestazioni temporali Impatto sull’area Portabilità valutata utilizzando 4 diverse FPGA

Primo esempio implementativo : 32bit Full-Adder La descrizione VHDL gerarchica si sviluppa su sette livelli La descrizione VHDL con RPM introduce le black-boxes Tutte le macro utilizzano come primitiva il 4bit Full-Adder per minimizzare il numero di CLB

Esempio implementativo : 32bit Full-Adder , Risultati In termini di area Risparmio di 1/3 del numero di CLB e del numero di LUTs: si risparmia area ma si risparmiano anche componenti Il risparmio è indipendente dalla complessità della RPM In termini di prestazioni temporali Nel caso peggiore i ritardi rimangono uguali Con RPM 4bit si ha risparmio Con RPM 32bit i ritardi rimangono invariati In termini di tempo di implementazione Si ha un aumento solo del tempo di piazzamento Risultati su Virtex-II Pro VP30 L’andamento dei risultati è condiviso da tutte le FPGA

Esempio implementativo complesso : Filtro FIR di ordine 10 Si è scelto il FIR perchè Composto da istanze di 32bit Full-Adder : utilizzo intensivo di RPM VHDL gerarchico 8 istanze di RPM 4bit Full-Adder 4 istanze di RPM 8bit Full-Adder 2 istanze di RPM 16bit Full-Adder 1 istanza di RPM 32bit Full-Adder Implementazioni del sommatore

Esempio implementativo complesso : Filtro FIR, risultati In termini di area Risparmio del 40% del numero Slice e LUT occupate: Il risparmio è indipendente dalla complessità della RPM In termini di prestazioni temporali Non si hanno peggioramenti significativi nelle prestazioni temporali quando non si mantiene la gerarchia si hanno dei guadagni In termini di tempo di implementazione Si ha un aumento solo del tempo di piazzamento, Se si ottimizza l’ Area questo aumento si dimezza Utilizzando la RPM 16 si ha un ritardo totale compreso tra le 2-3 volte

Conclusioni e Sviluppi Futuri Le RPM permettono di Definire specifiche altamente portabili e astratte Possibilità di compiere stime ad alto livello area, potenza e consumi Risparmio in area Non di peggiorano i ritardi computazionali Aumenta soltanto il tempo di piazzamento La qualità dei risultati dipende dalla qualità delle RPM Possibili sviluppi futuri Sviluppo di un Placer ottimizzato per le RPM. Sviluppo di un Bitstream Generator in grado di associare a una RPM il relativo bitstream.

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