In una macchina automatica vengono utilizzati due segnali binari X1, X2 per verificare la corretta esecuzione di una certa attività su ciascun prodotto.

Slides:



Advertisements
Presentazioni simili
MULTIVIBRATORI BISTABILI
Advertisements

Dalla macchina alla rete
Capitolo 4 Logica sequenziale
Cassaforte asincrona SR
Cassaforte asincrona con retroazioni dei FF SR La Cassaforte asincrona è una rete che una volta ricevuti in ingresso le combinazioni , invia un.
Macchine sequenziali Capitolo 4.
Circuiti Sequenziali Asincroni
Circuiti sequenziali ad impulsi
ARCHITETTURA DEI SISTEMI ELETTRONICI
Flip-flop e Registri.
Esempi di Automi a stati Finiti
Progetto RSA Analisi di un progetto di una rete per la direzione dei veicoli negli opportuni parcheggi in base alla loro lunghezza Cappa Francesca
Progetto RSS Creazione di una rete per gestire lo spegnimento di macchine in caso di blackout.
Un magazzino della frutta dispone di una pompa di calore per il mantenimento del clima entro un intervallo di temperatura. Una condizione termica critica.
Di Ilaria Bertoletti Progetto Asincrono Esame Reti Logiche 30/01/13.
Progetto Rete Sequenziale Asincrona
TIRO AL BERSAGLIO Di Ilaria Bertoletti Progetto Sincrono esame Reti logiche 30/01/13.
Introduzione.
TIRO AL BERSAGLIO Di Ilaria Bertoletti Progetto Sincrono esame Reti logiche 30/01/13.
1 Premessa In questo progetto sono stati implementati tutti gli esercizi di Complementi di esercizi di Reti logiche. Elenco degli esercizi svolti: 1.Registro.
Una rete sequenziale asincrona è dotata di due
PROGETTO 1 Un lettore di musica digitale è dotato di un sistema per la regolazione del volume composto da tre pulsanti + e – e [] e progettato in modo.
Una macchina sequenziale asincrona ha due ingressi x1, x2 e un'uscita z. Gli ingressi non cambiano mai di valore contemporaneamente. L'uscita assume il.
Diagramma degli stati che descrive il comportamento della rete.
FlipFlop D Asincrono Il FlipFlop D è una rete sequenziale asincrona che si comporta da memoria. E' caratterizzato, nella versione più semplice, da 2 ingressi.
Cassaforte Asincrona di Mealy
FlipFlop D Asincrono Il FlipFlop D è una rete sequenziale asincrona che si comporta da memoria. E' caratterizzato, nella versione più semplice, da 2 ingressi.
Cella Elementare Il FullAdder 8bit è costituito essenzialmente da 8 celle elementari disposte a cascata. Questa organizzazione è dovuta al fatto che la.
MACCHINE A STATI FINITI
Automi LAVORO SVOLTO DA MARIO GERMAN O
TRASDUTTORI E SENSORI.
Lascensore di un edificio a 2 piani utilizza 2 sensori S0, S1 per determinare la posizione della cabina passeggeri. Il segnale generato da ciascun sensore.
Progetto VHDL: Esempio 1 Reti Asincrone
Progetto Asincrono Schematico.
Sistema di regolazione del volume Il progetto consiste nella sintesi e nella realizzazione attraverso Xilinx di un sistema per la regolazione del volume,
RETE ASINCRONA Una rete sequenziale asincrona prende in ingresso due segnali X2 e X1 emessi da un telecomando e, in base alle combinazioni successive di.
Esame Orale Di Reti Logiche
Diagramma degli stati primitivo (Mealy)
Rete sequenziale asincrona.
Riassunto Rete Vi sono dunque due ingressi (X1,X2) e ununica uscita; X1 e X2 non cambiano mai contemporaneamente Luscita va a 1 se viene rispettata la.
Diagramma degli stati Tabella degli stati Stati compatibili Le classi di compatibilità che soddisfano copertura e chiusura sono: [A, C] - α [B, G] -
Specifiche di Sistema.
In una macchina automatica vengono utilizzati due segnali binari X1,
Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale.
Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale.
Cassaforte asincrona II assegnamento. Descrizione Il progetto Cassaforte II assegnamento consiste in una codifica diversa delle variabili di stato. Codifica.
Introduzione Il progetto Cassaforte II assegnamento consiste in una diversa codifica delle variabili di stato. Ci si chiede se questo possa influenzare.
Testo dell’esercizio L’ascensore di un edificio a 2 piani utilizza 2 sensori S0, S1 per determinare la posizione della cabina passeggeri. Il segnale generato.
L’azienda di packaging ‘’Choco-Pack’’ dispone di un macchinario per l'impacchettamento di cioccolatini in scatole da 8 pezzi. Per variare l'offerta sul.
Una rete sequenziale asincrona ha due ingressi C,X e un’uscita Z. I segnali C,X non cambiano mai di valore contemporaneamente. Il segnale C è periodico;
Un magazzino della frutta dispone di una pompa di calore per il mantenimento del clima entro un intervallo di temperatura. Una condizione termica critica.
Algebra di Boole.
Display a 7 segmenti.
Analisi e Sintesi di un contatore BCD con Quartus II
LATCH. Circuiti Sequenziali I circuiti sequenziali sono circuiti in cui lo stato di uscita del sistema dipende non soltanto dallo stato di ingresso presente.
Algebra di Boole.
Dalla macchina alla rete: reti LLC. Dalla macchina alla rete Per realizzare una macchina sequenziale è necessario –Codificare gli insiemi I,S,O con variabili.
A.S.E.18.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 18 Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione EsempioEsempio.
COMPONENTE Il componente 7474 è formato da due Flip Flop D. Pertanto presenta come ingressi: 1PRN/1CLRN e 2PRN/2CLRN, ossia PRESET/CLEAR asincroni.
Una ditta specializzata in confezionamenti di ananas costruisce una rete logica per ottimizzare la propria produzione. La rete è formata da un nastro trasportatore,
TEORIA DEGLI AUTOMI Una macchina sequenziale a stati finiti o AUTOMA a stati finiti è un sistema sequenziale che ha un insieme finito di stati interni,
ELETTRONICA DIGITALE – circuiti sequenziali
Calcolatori Elettronici
Rappresentazione come schematico della seguente rete sequenziale asincrona: Una rete sequenziale asincrona, dotata di due ingressi X0, X1 e di un’uscita.
Politecnico di MilanoC.Brandolese, F.Salice Sintesi FSM – Prima parte Calcolatori Elettronici.
Una rete sequenziale asincrona, dotata di due ingressi X0, X1 e di un’uscita Z, deve stabilire se si verifica prima un fronte di salita di X0 o un fronte.
CODIFICATORI (Encoder)
L’azienda di packaging ‘’Choco-Pack’’ dispone di un macchinario per l'impacchettamento di cioccolatini in scatole da 8 pezzi. Per variare l'offerta sul.
Sintesi Sequenziale Sincrona
Progetto Rete Sequenziale Asincrona
Transcript della presentazione:

In una macchina automatica vengono utilizzati due segnali binari X1, X2 per verificare la corretta esecuzione di una certa attività su ciascun prodotto in corso di lavorazione. In particolare un prodotto è da ritenersi correttamente lavorato se e soltanto se il segnale X2 presenta lo stesso valore (0 o 1) in corrispondenza del fronte di discesa e del successivo fronte di salita del segnale X1. La rete sequenziale asincrona, ricevendo in ingresso i segnali X1 e X2, provvede, allorché X1 = 1, ad indicare tramite il segnale di uscita Z se un prodotto è stato correttamente lavorato (Z = 1) o meno (Z = 0). Il segnale Z deve comunque assumere il valore logico 0 allorché X1 = 0. I segnali X1 e X2 non cambiano mai di valore contemporaneamente.

Diagramma degli stati (Moore) A,1 H,0G,0F,0E,0 B,1C,0D, X1/X2

Nella diapositiva precedente sono indicati in rosso i fronti di salita del segnale X1, in azzurro i fronti di discesa del segnale X1 mentre cerchiate le transizioni in cui il segnale X2 si mantiene uguale durante il fronte di discesa e successivo fronte di salita di X1.

Tabella degli Stati Primitiva Z A-HAB1 BC-AB1 CCD-B0 DCDE-0 E-HEF0 FC-EF0 GGH-F0 HGHA-0 X1/X2 In blu sono segnati gli stati stabili

Tabella triangolare delle Implicazioni B- C D- E DH BF DH F BF -- G DH BF CG DH - CG H CG DH CG,D H,AE EACG EA - ABCDEFG Classi massime di compatibilità [AB] -> a [CD] -> b [EF] -> c [GH] -> d

Tabella Ridotta Z abdaa1 bbbca0 cbdcc0 dddac Z La rete non presenta corse critiche Z = !Y1 !Y2 Y1 = !Y2!X1X2 + Y1!X1X2 + Y1!Y2!X1 + Y2X1X2 + Y1X1!X2 Y2 = !Y1!X1!X2 + Y2!X1!X2 + !Y1Y2!X1 + Y2X1X2 + Y1X1!X2 X1/X2 Y1/Y2 X1/X2

VHDL – parte 1 (Main) Il Reset attivo forza lo stato interno della rete alla configurazione 11, in modo tale che l’uscita Z si azzeri essendo Z = !Y1 !Y2. Ogni volta che cambia una delle variabili della sensivity list (X1,X2,Reset,Y1,Y2) vengono svolte le istruzioni del process Processo e aggiornato lo stato interno e l’uscita corrispondente.

VHDL – parte 2 (Testbench)

VHDL – parte 3 (Testbench)

Simulazione Behavioral Indicati con colori differenti i consecutivi fronti di discesa e salita di X1 con X2 che mantiene lo stesso valore e quindi uscita che si porta a 1.

Simulazione Post Route Nella simulazione Post Route è possibile notare alcuni piccoli ritardi dovuti ai componenti fisici utilizzati nell’implementazione della rete.