ARCHITETTURA DEI SISTEMI ELETTRONICI

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Transcript della presentazione:

ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latch Riconoscitore di sequenza 2 Pulsanti di sicurezza Problema degli stati ponte Sintesi del Flip-Flop T Reti sequenziali asincrone / sincrone A.S.E.

Richiami Condizioni per la realizzabilità di reti sequenziali Corse e alee Macchine a stati finiti [FSM] Macchina di MEALY Macchina di MOORE Sintesi del Flip-Flop S-R Tecnica di sintesi delle reti sequenziali asincrone Sintesi del Flip – Flop S-R A.S.E.

Riconoscitore di sequenza Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori 0,1 – 1,1 – 1,0 A B Z 1,0 0,0 0,1 1,1 1,0 0,0 1,0 1,1 A.S.E.

Diagramma di flusso 0,1 1,1 1,0 Variabili di stato X , Y 0,0 1,0 1,1 Z 00 y b 01 1,1 Z c 11 d 10 Variabili di stato X , Y 0,1 1,1 1,0 A.S.E.

Grafo AB XY/Z 01 10 01/0 11 01 00 00,10,11 00 01 00/0 11/0 11 00,11 10 01 10/1 10 01 A.S.E.

Tabella di transizione Xp Yp Xn Yn Z 1 -- 0,0 1,0 0,1 a 00 y b 01 1,1 Z c 11 d 10 A.S.E.

Verifica “legge normale” B Xp Yp Xn Yn Z 1 -- 0,0 1,0 0,1 a 00 y b 01 1,1 Z c 11 d 10 A.S.E.

Verifica “alee essenziali” B Xp Yp Xn Yn Z 1 -- 2° Cambio ARRIVO 1° Cambio PARTENZA A.S.E.

Tabelle Tabella di flusso Tabella delle transizioni 00 01 11 10 Q S0 S2 --- S3 1 00 01 11 10 Q --- 1 XY A.S.E.

Minimizzazione 0,0 0,1 1,1 1,0 1 -- 0,0 0,1 1,1 1,0 1 -- Xn Yn A,B A,B Xp,Yp Xp,Yp A.S.E.

Schema A Xn DT Z B DT Yn A.S.E.

Osservazione Sintesi secondo la macchina di Moore DT DT R s’1 Z A a1 CN2 s’2 B CN1 DT a2 zm s1 a3 zm+1 s2 a4 zk A.S.E.

Flip - Flop D (specifiche) Quando il Clock è a 1 l’uscita segue l’ingresso Quando il Clock è a 0 viene memorizzato l’ingresso Con Ck = 1 il Flip- Flop è in “TRASPARENZA” Simbolo Ck D Q t D Q Ck A.S.E.

Sintesi del Flip – Flop D Wa 0,0 Y 0,1 1,0 Q 1 Wb 1,1 Ck,D A.S.E.

Tabella delle transizioni Wa 0,0 Y 0,1 1,0 Q 1 Wb 1,1 Ck,D Ck D Wp Wn 1 A.S.E.

Sintesi della rete combinatoria Wa 0,0 Y 0,1 1,0 Q 1 Wb 1,1 Ck,D Ck D Wp Wn Q 1 A.S.E.

Verifica legge normale SI Non sono presenti alee essenziali Ck D Wp Wn Q 1 A.S.E.

Individuazioni delle equazioni Costruzione delle Mappe di Karnaugh Ck D Wp Wn Q 1 Wn Ck,D 0,0 0,1 1,1 1,0 1 Wp A.S.E.

Schema Osservazione: la rete sembra fondamentalmente diversa dal F-F D prima visto D Ck Q A.S.E.

Confronto Dallo schema prima visto si ha A.S.E. A Wp = Wn D Q Ck Q Z B A.S.E.

Riconoscitore di sequenza 2 Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori 0,1 – 1,1 – 0,1 A B Z 1,0 0,0 0,1 1,1 0,1 0,0 1,0 1,1 A.S.E.

Diagramma di flusso NO!!!! Variabili di stato X , Y 0,0 1,1 1,0 0,0 00 c 11 Variabili di stato X , Y NO!!!! y y 0,0 1,1 y y 1,0 0,0 y y 1,1 1,0 b 01 d 10 Z y y 0,1 0,1 y y 1,0 1,1 y y 0,0 0,0 A.S.E.

Diagramma di flusso Variabili di stato X , Y 0,0 1,1 1,0 0,0 1,1 1,0 Z 000 c 011 Variabili di stato X , Y 010 y y 0,0 1,1 y y 1,0 0,0 y y 1,1 1,0 b 001 d 111 Z y y 0,1 0,1 y y 110 1,0 1,1 y y 0,0 0,0 A.S.E.

Pulsanti di sicurezza Descrizione del ciclo L’operatore deve avere le due mani impegnate quando la macchina si avvia inizialmente nessun pulsante è premuto deve essere premuto il pulsante destro (R), o Sinistro (L) si attende che sia premuto l’altro pulsante e si da lo start (U) quando si rilascia un pulsante si interrompe lo start per poter iniziare nuovamente il ciclo è necessari che entrambi i pulsanti siano rilasciati A.S.E.

Diagramma di flusso L = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di stato = z, w a 00 c 11 U y y 0,0 1,1 y d 10 1,1 01 b y 0,0 y 0,1 y 1,0 y 1,1 A.S.E.

Tabella di transizione Zp Wp Zn Wn U 1 a 00 c 11 U y 0,0 1,1 y y 1,1 d 10 b 01 y 0,0 y 0,1 y 1,0 y 1,1 A.S.E.

Verifica “Rete Normale” Zp Wp Zn Wn U 1 a 00 c 11 U y 0,0 1,1 y y 1,1 d 10 b 01 y 0,0 y 0,1 y 1,0 Presenta problemi y 1,1 A.S.E.

Minimizzazione 0,0 0,1 1,1 1,0 1 0,0 0,1 1,1 1,0 1 Zn Wn L,R L,R Zp,Wp A.S.E.

Divisore per 2 Realizzare una rete tale che se l’abilitazione non è attiva rimane nello stato di memoria se l’abilitazione è attiva l’uscita si inverte quando il clock è attivo E Ck Q A.S.E.

Tabella delle transizioni La rete presenta due stati, è sufficiente una variabile di stato E Ck Wp Wn 1 La rete non è realizzabile A.S.E.

Registri Insieme Flip – Flop D positive edge triggered con Clock a comune Il Clock non è più un segnale qualunque, ma un segnale globale di temporizzazione di sincronizzazione D0 Q0 D Q Ck D1 Q1 D Q Ck D2 Q2 D Q Ck Dn Qn D Q Ck CK CK A.S.E.

CONCLUSIONI Sintesi del riconoscitore di sequenza 1 Sintesi del Flip-Flop D latch Sintesi del riconoscitore di sequenza 2 Sintesi del sistema di pulsanti di sicurezza Problema degli stati non definiti Sintesi del Flip-Flop T Registri Reti sequenziali asincrone / sincrone A.S.E.