ASIC per TOF-PET: caratteristiche generali Elevata densità di integrazione (64-128 canali, eventualmente in grado di servire più sensori). Bassa potenza dissipata (5mW a canale). Elevata flessibilità (esempio: guadagno regolabile canale per canale in modo da compensare le variazioni di guadagno tra le diverse celle del fotosensore. Moderata risoluzione energetica (un ADC ad 8-10 bit è sufficiente per digitalizzare l’informazione sull’ampiezza del segnale). Elevata risoluzione temporale (200ps FWHM o meglio) Minima necessità di componenti esterni (solo condensatori di filtro sulle alimentazioni, no riferimenti analogici critici esterni al chip). Solo uscite digitali (LVDS). ADC e TDC on chip Basso numero di linee di uscita verso il resto del sistema=serializzazione dei dati in uscita

ASIC per TOF-PET: architetture possibili Approcci per la misura accurata del tempo (correzione del time-walk). Constant fraction discriminator Correzione con la misura di ampiezza. Approcci per la misura di ampiezza: Waveform sampling Peak sampling+ADC Time-over-Threshold. Approcci per la misura del tempo Time to Amplitude Converter TDC basato su DLL Occorre tener presente non solo le variazioni in ampiezza, ma anche le variazioni in forma del segnale (possono essere problematiche sia per il ToT che per il CFD).

Esperienza a cui eventualmente attingere: front-end per NA62 ASIC con 1800 canali per chip Data rate 6 Gbit/sec. Potenza max 2mW a canale Risoluzione temporale richiesta: 100 ps rms No misura di ampiezza. Due prototipi sviluppati (collaborazione Torino-CERN) CFD+TAC (multi-hit, 4 livelli di buffer) Leading edge+ToT Risultati attesi a Settembre Tecnologia CMOS 0.13 um.

ASIC per TOF-PET: tecnologia CMOS 0.13 mm appare al momento la scelta più ragionevole dal punto di vista tecnico per: Densità di integrazione. Numero di livelli di interconnessione. Velocità dei transistori. Tipo di dispositivi offerti. Potenza dissipata e densità possibile nei circuiti digitali. Disponibilità del processo negli anni futuri

ASIC per TOF-PET: possibile percorso e costi Definizione dell’architettura e avvio del progetto dei blocchi :t0+12 mesi Sviluppo di un primo prototipo con 4-8 canali: t0+24 mesi Test ed eventuali correzioni: t0+36 mesi. Man power richiesto 3 FTE per la durata del progetto (9-10 anni uomo equivalenti). Costo di un prototipo di area minima in 0.13 mm (10mm2): 55000 USD. Costo per la produzione di un chip full-size: 300000 USD.