UNIVERSITÀ DEGLI STUDI DI PAVIA FACOLTÀ DI INGEGNERIA CORSO DI LAUREA IN INGEGNERIA ELETTRONICA E DELLE TELECOMUNICAZIONI Candidato: Relatore universitario: Anno Accademico Analisi comparativa delle prestazioni dei principali simulatori Fast-SPICE Relatori aziendali: Ing. Angelo Contini Vitaliano Curto Prof.ssa Ing. Carla Vacchi Dott. Ing. Fabrizio Sacchi

I tools Fast-SPICE utilizzati Curto Vitaliano 1 Scopo dellelaborato Output.cou,.wdb,.out Input.cir Visualizzatore di forme donda D A Canale R/W di un hard disk in CMOS090 Simulatore

Sommario Curto Vitaliano 2 I simulatori SPICE, Fast-SPICE e le top-level simulation I tools Fast-SPICE utilizzati Descrizione del test-case e delle esecuzioni dei tools Risultati e conclusioni Argomenti trattati nellelaborato

Curto Vitaliano 3 I simulatori SPICE, Fast-SPICE e le top-level simulation Realizzazione di un sistema in ununica struttura integrata Vantaggi Riduzione delle dimensioni dellintero sistema Riduzione degli elementi parassiti Aumento dellaffidabilità Protezione della riservatezza del progetto Velocità Potenza dissipata Progettazione gerarchica

Curto Vitaliano 4 I simulatori SPICE, Fast-SPICE e le top-level simulation Progettazione gerarchica Dettaglio e controllo Top-Down Bottom-Up Riuso Approccio meet-in-the-middle

I simulatori SPICE, Fast-SPICE e le top-level simulation Curto Vitaliano 5 Le simulazioni a diversi livelli di astrazione In ciascun dominio di rappresentazione (comportamentale, strutturale e fisico) il sistema circuitale può essere descritto con differenti gradi di dettaglio chiamati livelli di astrazione Verifica in sistemi mixed-signal con una simulazione top-level

I simulatori SPICE, Fast-SPICE e le top-level simulation Curto Vitaliano 6 I simulatori Fast-SPICE Netlist Traditional SPICE Signal Analyses SPICE Netlist Fast- SPICE Fast Simulators Signal Analyses I tools Fast-SPICE partizionano il circuito a diversi livelli di astrazione e lo simulano con algoritmi basati sul tempo o su eventi, ovvero si simula a livello più basso solo le parti di sistema che risultano più critiche (notoriamente la sezione analogica), mentre il resto a livello più alto ADMS Advanced Design Mixed Signal ADMS Advanced Design Mixed Signal Velocità (Top-Down) Precisione (Bottom-Up)

I tools Fast-SPICE utilizzati Curto Vitaliano 7 HSIM ®

I tools Fast-SPICE utilizzati Curto Vitaliano 8 Nanosim ® Hierarchical Reduction Algoritm Partizionamento intelligente (divide et impera) Simulazioni nel tempo e sugli eventi (quando cè un evento in ingresso, si valuta luscita)

I tools Fast-SPICE utilizzati Curto Vitaliano 9 Eldo-Mach ® Calibrazione automatica o manuale (tramite il comando machcal) della tecnologia dei modelli, che genera un elenco dei dispositivi che verrà usato nella simulazione One-Step-Relaxation

I tools Fast-SPICE utilizzati Curto Vitaliano 10 ABCD* *Ancora in fase di beta-testing presso STMicroelectronics e rinominato con un nome virtuale, per ragioni di riservatezza

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano Descrizione del progetto 11 Technology node90nm Core Voltage1.0V/1.2V I/O Voltage2.5V/3.3V Gate Oxide (Core)1.6nm/2.2nm Gate Oxide (I/O, analog)5.0nm/6.5nm Physical Gate65nm InterconnectCu ILDk=3 Number of Metal layers6 to 9 Metal pitch0.28 Gate density (k/mm) 430 (hi density) 350 (hi speed)

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 12 BIAS: fornisce le correnti per lAnalog Front End TEST: seleziona i test point della parte analogica del canale DTA: è un PLL che interrompe lADC durante la lettura di un settore dati e serializza i dati stessi, in fase di scrittura TA: filtro passa-alto del canale di lettura

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 13 Caratteristiche tecniche dellAnalog Front-End Tecnologia CMOS090GP con MOS GO1 ad ossido sottile di tipo HVT e SVT (high threshold e standard threshold) per parti digitali dei sintetizzatori di frequenza, ADC ed interfacce. Il resto del front-end utilizza MOS GO2 ad ossido spesso (50Å) Power supply analogica fornita da regolatore esterno (2.5V+/-10%) Power supply digitale fornita da regolatore esterno (1.0+/-10% per data rate fino a 1.5GS/s, 1.2V +10/-5% per data rate fino a 1.7GS/s) Temperature di funzionamento 0°C/125°C

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 14 Procedura seguita nelleffettuare le simulazioni Grandezze di test per i tools netlist top_rtfe_dt_backward_euler_2.cir: file dingresso per ciascuno dei simulatori fast-SPICE opportunamente modificato di volta in volta che sarà acquisito dagli stessi typical.inc: file delle librerie extraction_power_up_1.inc parameter_power_up_1.inc stimuli_power_up_1.inc, outputs_power_up_meno_nodi.inc extraction_power_up_1.inc soa_power_up.inc I(vv10AA) I(vv10_dig), I(vv10b), V(v10_dig) I(vv10AD) V(v25a), V(v25b), V(v25c), I(vv25a), I(vv25b), I(vv25c) V(vwrd), I(vvwrd) V(v25c_ckr_p) V(vdac_awk), V(vga_awk), V(wrd_drv_awk) File di test messi a disposizione da file di attivazione del test Simulazioni eseguite nel tempo allo startup Tempo di startup= 3.2 ms alcuni milioni di cicli del segnale di clock

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 15 Nanosim ® Aggiunta di linee di comando per il controllare e bilanciare precisione e velocità del simulatore: set_acc_limit=100n set_pwl_limit=200n Scelta del livello di accuratezza gobale e dei sottoblocchi in esame (vga, adc, test, dta_synth, lpf, bias e ta) Operazioni eseguite

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 16 HSIM ® Operazioni eseguite Aggiunta di linee di comando in.cir.param HSIMOUTPUT=out.param hsimalloweddv=0.1.param hsimvdd=2.5.param hsimanalog=1 hsimtaumax=200n.param hsimspeed=3.param hsimrmin=0.09.hsimparam subckt=rtfe_dt_analog_10_ta_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_vga_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_adc_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_test_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_lpf_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_bias_schematic hsimanalog=1.5 hsimspeed=5.hsimparam subckt=rtfe_dt_analog_10_dta_synth_schematich hsimanalog=1.5 hsimspeed=5

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 17 Eldo-Mach ® Aggiunta di linee di comando in.cir Operazioni eseguite.option mach_be.option mach_FloatingBulkAnalog.partaanalogssubckt=(rtfe_dt_analog_10_vga_schematic,rtfe_dt_analog_10_adc_schematic,rtfe_dt_analog_ 10_test_schematic).partaanalogssubckt=(rtfe_dt_analog_10_dta_synth_schematic,rtfe_dt_analog_10_bias_schematic).partaanalogssubckt=(rtfe_dt_analog_10_lpf_schematic,rtfe_dt_analog_10_ta_schematic)

Descrizione del test-case e delle esecuzioni dei tools Curto Vitaliano 18 ABCD* Aggiunta di linee di comando Operazioni eseguite.OPTION ABCD xtopanalog.xta0 ENGINE=3.OPTION ABCD xtopanalog.xadc0 ENGINE=3.OPTION ABCD xtopanalog.lpf2 ENGINE=3.OPTION ABCD xtopanalog.mra0 ENGINE=3.OPTION ABCD xtopanalog.vga0 ENGINE=3.OPTION ABCD xtopanalog.xbias1 ENGINE=3.option v_supply=2.6.option bus_size=1000 *Ancora in fase di beta-testing presso STMicroelectronics

Curto Vitaliano 19 Benchmarking ed errore *Ancora in fase di beta-testing presso STMicroelectronics **Valutato in più fasi di simulazione su alcuni valori di corrente (sulle tensioni lerrore è nullo) Risultati e conclusioni Tool Fast-SPICEDurata della simulazioneMemoria utilizzata HSIM 11.6 ore1581 Mb Nanosim 13.4 ore1620 Mb Eldo-Mach circa 65 giorni? ABCD* 15.6 ore1170 Mb Errore** % % ? %

Risultati e conclusioni Curto Vitaliano 20 Conclusioni Conoscenza della realtà aziendale Acquisizione di software dedicati Presa visione del canale R/W dellHard Disk Drive Studio ed analisi approfondita dei tools con opportuno inserimento di opzioni Ulteriore sguardo a ciò che sarà la prossima generazione di Fast-SPICE

Grazie della cortese attenzione