Processo di fabbricazione

Presentazione sul tema: "Processo di fabbricazione"— Transcript della presentazione:

1 Processo di fabbricazione
EE141 Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic Processo di fabbricazione

2 Che cos'è un transistor? Un interruttore |V GS | Un Transistor MOS

3 Il transistor MOS Polysilicon Aluminum

4 Il transistor MOS - tipi e simboli
D D G G S S NMOS Arricchimento NMOS Svuotamento D D G G B S S NMOS con PMOS Arricchimento Contatto di Bulk

5 Processo CMOS

6 Un moderno processo CMOS
Processo CMOS dual well con isolamento STI (Shallow Trench Isolation)

7 Processo fotolitografico
Maschera ottica ossidazione Rimozione del fotoresist Deposizione del fotoresist Esposizione Tipica passo di processo fotolitografico (da [Fullman]). Sviluppo del fotoresist Passo di processo risciacquo Attacco chimico

8 Esempio: attacco selettivo del SiO2
Attacco chimico a al plasma Substrato (Si) Resist indurito SiO 2 (a) Wafer di silicio Substrato (Si) fotoresist SiO 2 (d) Sviluppo e rimozione del fotoresist; attacco chimico o al plasma dell’ossido Substrato (Si) (b) Ossidazione e deposizione dell’ossido di silicio e del fotoresist Resist indurito SiO 2 Substrato (Si) Raggi UV Maschera ottica (e) Dopo l’attacco chimico Resist esposto SiO 2 Substrato (Si) Substrato (Si) (f) Risultato finale dopo la rimozione del fotoresist (c) esposizione

9 Uno sguardo al processo CMOS
Definizione delle regioni attive Incisione e riempimento delle trincee di isolamento Impiantazione delle well Deposizione e sagomatura del polisilicio Impiantazione delle regioni di source, di drain e dei contatti di substrato Scavo dei contatti e via Deposizione delle piste metalliche

10 Il processo CMOS in dettaglio
p-epi (a) Materiale di partenza: substrato p+ con uno strato epitassiale p p + 3 Si N 4 SiO 2 (b) Deposizione dell’ossido di gate e del nitruro sacrificale p-epi p + (c) Attacco al plasma per scavare le trincee di isolamento usando il negato della maschera che definisce le regioni attive p +

11 Il processo CMOS in dettaglio
SiO 2 (d) Riempimento delle trincee, planarizzazione e rimozione del nitruro sacrificale n (e) Impianto della n-well per regolare la tensione di soglia dei PMOS p (f) Impianto della p-well per regolare la tensione di soglia dei NMOS

12 Il processo CMOS in dettaglio
polisilicio (g) Deposizione del polisilicio n + p + (h) Impianazione delle regioni di source e di drain. Contemporaneamente viene drogato il polisilicio SiO 2 (i) Deposizione dell’isolante e scavo dei contatti

13 Il processo CMOS in dettaglio
Al (j) Deposizione del primo strato di alluminio Al SiO 2 (k) Deposizione dell’ossido, scavo delle via e deposizione del secondo strato di alluminio

14 Interconnessioni avanzate

15 Interconnessioni avanzate

16 Regole di layout

17 Visione 3D del MOSFET Polysilicon Aluminum

18 Layout di un transistor

19 Layout dell’invertitore CMOS

20 Esempio di circuito CMOS

21 Layout del circuito

22 Regole di layout Interfaccia tra progettista e ingegnere di processo
Linee guida per costruire le maschere del processo Dimensione unitaria: minimo spessore trasferibile nel silicio Regole di layout scalabili o parametriche Dimensioni assolute (“micron rules”)

23 Regole di un tipico processo CMOS
Maschera Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Well (p,n) Active Area (n+,p+) Colore Rappresentazione Giallo Verde Rosso Blu Magenta Nero Select (p+,n+)

24 Maschere in processo CMOS da 0.25 mm

25 Regole “Intra-Layer” 4 Metal2 3

26 Via e Contatti

27 Maschera Select

28 Packaging

29 Caratteristiche di un package
Elettriche: bassi valori dei parassiti Meccaniche: Affidabile e robusto Termiche: efficiente rimozione del calore Economiche: basso costo

30 Tecniche di bonding

31 Tape-Automated Bonding (TAB)

32 Bonding di tipo Flip-Chip

33 Interconnessione package-scheda

34 Costo di un circuito integrato
EE141 Costo di un circuito integrato costi fissi Lavoro e tempo di progettazione, fabbricazione delle maschere Sono sostenuti una sola volta costi variabili Fabbricazione, packaging, test Proporzionali al volume di produzione Proporzionali all’area del chip

35 EE141 Costi fissi

36 Costo del chip Singolo chip Wafer Dimensione attuale: 30cm
EE141 Costo del chip Singolo chip Wafer Dimensione attuale: 30cm From

37 EE141 Costo per transistor costo (¢ / transistor 1 Il costo di fabbricazione di un transistor segue la legge di Moore 0.1 0.01 0.001 0.0001 1982 1985 1988 1991 1994 1997 2000 2003 2006 2009 2012

38 EE141 Resa

39 EE141 Difetti a è circa uguale a 3

40 Some Examples (1994) Chip Livelli di intercon. Dimens. min.
Costo Wafer Difetti/ cm2 Area mm2 Chip/ wafer Resa Costo chip 386DX 2 0.90 $900 1.0 43 360 71% $4 486 DX2 3 0.80 $1200 81 181 54% $12 Power PC 601 4 $1700 1.3 121 115 28% $53 HP PA 7100 $1300 196 66 27% $73 DEC Alpha 0.70 $1500 1.2 234 53 19% $149 Super Sparc 1.6 256 48 13% $272 Pentium 1.5 296 40 9% $417