P. Morettini 6/7/2015PM - CdS Genova 1. High Luminosity LHC  HL-LHC comincerà la presa dati nel 2025/26, con una luminosità livellata di 5-7 x 10 34.

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1 P. Morettini 6/7/2015PM - CdS Genova 1

2 High Luminosity LHC  HL-LHC comincerà la presa dati nel 2025/26, con una luminosità livellata di 5-7 x 10 34 cm -2 s -1, per collezionare 3000 fb -1 in 8/10 anni.  Questo quarto run di LHC sarà preceduto da uno shutdown di 2/3 anni (LS3). 6/7/2015 PM - CdS Genova 2

3 Rimpiazzamento rivelatori fase 2 Sia ATLAS che CMS avranno bisogno, per l’upgrade di fase 2 di LHC, di nuovi tracciatori.  I tracciatori attuali saranno resi inefficienti dall’elevate dose raccolta nei primi tre run di LHC.  Gli attuali rivelatori hanno limiti strutturali nel sistema di acquisizione che li rendono inservibili a HL-LHC.  La luminosità di HL-LHC (fino a 200 collisioni pp per bunch-crossing) richiedere risoluzioni più elevate per separare tracce e vertici. 6/7/2015 PM - CdS Genova 3

4 ATLAS Tracker 6/7/2015 PM - CdS Genova 4 Uno dei tanti layout in discussione. Pixel (in rosso):  Circa 16.5 m 2 – 5 layers  Costo stimato: 44 MCHF  TDR: Q4 2017

5 CMS Tracker 6/7/2015 PM - CdS Genova 5 Pixel detector, in verde:  Circa 4 m 2 - 4 layers  Costo stimato: 23 MCHF  TDR: Q1 2017

6 Challenges: radiation hardness I layer più interni (4/5 cm) sono soggetti a flussi di particelle molto intensi:  Fluence: 10 16 1 MeV n eq Ionizing dose: 1 Grad 6/7/2015 PM - CdS Genova 6

7 Challenges: readout rate A HL-LHC avremo fino a 200 collisioni pp per ogni bunch crossing. Si pensa ad una lettura completa dei rivelatori a pixel con un trigger rate di 1 MHz (L1 track trigger). Servono quindi bande passanti per chip molto elevate, soprattutto nei layer interni. 6/7/2015 PM - CdS Genova 7 RHit rateRaw data rateBW per FE chip Layer 14 cm2 Ghit/(s*cm 2 )2.7 Gb/s5 Gb/s Layer 28 cm820 Mhit/(s*cm 2 )1.1 Gb/s2 Gb/s Layer 314 cm400 Mhit/(s*cm 2 )520 Mb/s1 Gb/s Layer 420 cm250 Mhit/(s*cm 2 )350 Mb/s640 Mb/s Layer 530 cm150 Mhit/(s*cm 2 )200 Mb/s480 Mb/s

8 Challenges: more for less  Un tracking efficiente in una situazione di altissimo pile-up richiede rivelatori di risoluzione molto spinta ed estremamente leggeri.  D’altro canto il costo è un fattore essenziale, quindi si devono aumentare le prestazioni e ridurre I costi.  Vale non solo per gli elementi sensibili, ma anche per supporti ed elettronica esterna, che rappresenta quasi la metà del costo totale. 6/7/2015 PM - CdS Genova 8

9 Sviluppo dei rivelatori a Pixel I rivelatori a pixel per HL-LHC vanno ripensati ed adattati alle diverse zone del rivelatore. Servono:  Elevata resistenza a radiazione (FE e sensore).  Elevata risoluzione spaziale (50x50  m 2 )  Zone morte ridotte, spessori limitati, bassi consumi.  Read-out intelligenti (zero suppression, clustreizzazione)  Elevate bande passanti in uscita (sopra 1 Gb/s per cm2).  Bassi costi, semplicità di produzione, robustezza.  Strutture di supporto e servizi il più possibile leggeri:  Co 2 cooling  Serial powerig  Trasmissione dati su micro-coax o micro-tp. 6/7/2015 PM - CdS Genova 9

10 Module structure 6/7/2015 PM - CdS Genova 10 Sensore Read-out chip Bumps Pixel ibridi Soluzione canonica a LHC Consente readout molto complessi. Ampia zona di svuotamento, ottima raccolta di carica  Materiale  Costo  Complessità di produzione Colla Sensore attivo Read-out chip Pixel Attivi (HV/HR CMOS) Costi e tempi di produzione ridotti per il sensore Readout identico alla soluzione ibrida. Interconnessione semplificata, maggiore robustezza e costi ridotti.  Regione svuotata sottile.  Bassi campi di drift, raccolta di carica lenta.  Resistenza a radiazione da verificare. Pixel monolitici Analog Pixel Monolitici (HV MAPS) Massima leggerezza e semplicità costruttiva Bassi costi e tempi di produzione Robustezza Previsti per ALICE e Mu3E.  Limitate possibilità per il readout  Regione svuotata sottile.  Bassi campi di drift, raccolta di carica lenta.  Resistenza a radiazione da verificare. Digital

11 Pixel per HL-LHC - R&D in Italia  La CSN1 ha deciso di riunire le attività di R&D di ATLAS e CMS in un unica sotto-sigla, allo scopo di incentivare cooperazione e sinergie.  Alcune attività hanno sigle in CSN5. In particolare lo sviluppo di chip di readout a 65 nm (CHIPIX65) e lo sviluppo di sensori attivi HV- CMOS (HVR-CCPD cui partecipa anche GE).  Il progetto europeo AIDA 2020, appena approvato (10 M€ in 4 anni) ha molte sinergie con le attività finanziate dall’INFN. 6/7/2015 PM - CdS Genova 11

12 AIDA 2020  Framework per lo sviluppo di nuovi rivelatori.  Importanti contributi italiani (8 INFN nel Governing Board).  Rilevanti per I Pixel in particolare WP4, WP6 e WP7. 6/7/2015 PM - CdS Genova 12

13 Attività in corso a Genova  Sviluppo di sensori 3D (FBK). 6/7/2015 PM - CdS Genova 13

14 Sviluppo di sensori con FBK 6/7/2015 PM - CdS Genova 14 RD_FASE2, AIDA2020 WP7

15 Attività in corso a Genova  Sviluppo di sensori 3D (FBK)  Sensori attivi in tecnologia HV o HR CMOS. 6/7/2015 PM - CdS Genova 15

16 Sviluppo sensori HV-CMOS  Utilizzo di “deep n-well” per proteggere l’elettronica di amplificazione dalla zona di raccolta di carica.  Possibilità di applicare tensioni di bias (valore dipendenti dalla tecnologia).  Contributo al disegno di un prototipo con ST. Possibili contributi ad altri dimostratori (ATLAS CPIX effort). 6/7/2015 PM - CdS Genova 16 HVR_CCPD, AIDA2020 WP6

17 Attività in corso a Genova  Sviluppo di sensori 3D (FBK)  Sensori attivi in tecnologia HV o HR CMOS.  Sviluppo interconnessione capacitiva per HV-CMOS. 6/7/2015 PM - CdS Genova 17

18 HV-CMOS capacitive coupling  Spaziatori inseriti con processo di fotolitografia.  Test su prototipi di piccole dimensioni, accoppiati a FE-I4.  In preparazione, dummy wafers con capacità di test. 6/7/2015 PM - CdS Genova 18 Profile of pillars on top of a FE-I4 chip Pillars FE-I4 topography R/O CHIP Glue deposition R/O CHIP DETECTOR CHIP Align & pressure RD_FASE2, AIDA2020 WP4

19 Attività in corso a Genova  Sviluppo di sensori 3D (FBK)  Sensori attivi in tecnologia HV o HR CMOS.  Sviluppo interconnessione capacitiva per HV-CMOS.  Sviluppo bump-bonding (SELEX). 6/7/2015 PM - CdS Genova 19

20 Test bump-bonding  Qualifica di SELEX come bump-bonding provider.  Si deve dimostrare la capacita di operare su wafer da 8” e 12”, con reticoli di bumps di 50x50  m 2.  Sviluppo di dummy wafers per test di connessione. 6/7/2015 PM - CdS Genova 20 RD_FASE2, AIDA2020 WP4

21 Ottimizzazione bonding pads 3D 6/7/2015 PM - CdS Genova 21 RD_FASE2, AIDA2020 WP7

22 Attività in corso a Genova  Sviluppo di sensori 3D (FBK)  Sensori attivi in tecnologia HV o HR CMOS.  Sviluppo interconnessione capacitiva per HV-CMOS.  Sviluppo bump-bonding (SELEX).  Caratterizzazione moduli in laboratorio (laser, sorgenti) o a test-beam, prima e dopo l’irraggiamento.  Assemblaggio e test moduli.  Sistemi di read-out.  Raffreddamento a Co 2.  Simulazioni e studi di performance per la definizione del layout. 6/7/2015 PM - CdS Genova 22

23 Anagrafica e servizi R&D_Fase2Gr5-HVCMOSAida2020 Darbo Giovanni6030 Favareto Andrea30 Gaudiello Andrea30 Gemme Claudia3010 Guido Elisa10 Morettini Paolo6020 Rossi Leonardo2010 Sannino Mario4020 Rossi Cecilia15 Total FTE2.951.20.0 Giuseppe Gariano7525 Alessandro Rovani7525 Ettore Ruscino75 5 20 Total FTE2.250.550.2 6/7/2015 PM - CdS Genova 23 Percentuali inserite nelle richieste di ATLAS e CMS. Servizi come da richieste di ATLAS e CMS. In particolare su Elettronica, Progettazione ed Officina Meccanica.