ALLDIGITALL Sviluppo ed implementazione di PLL interamente digitali Presentazione Consuntivi di Esperimento CSN V - 9 aprile 2015 Vincenzo Izzo, INFN Napoli.

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1 ALLDIGITALL Sviluppo ed implementazione di PLL interamente digitali Presentazione Consuntivi di Esperimento CSN V - 9 aprile 2015 Vincenzo Izzo, INFN Napoli

2 Sezione INFN di Napoli (1,5 FTE) V. Izzo**Tecnologo(0,3 FTE) S. MastroianniTecnologo(0,2 FTE) R. GiordanoAssegnista(0,4 FTE) A. Aloisio Prof. Ordinario(0,2 FTE) S. Cavaliere Prof. Associato(0,4 FTE) Sezione INFN di Roma1 (0,5 FTE) F. Ameli*Tecnologo(0,4 FTE) V. Bocci Primo Tecnologo(0,1 FTE) Sezione INFN di Cagliari (0,4 FTE) S. Cadeddu*Tecnologo(0,3 FTE) A. Lai Primo Ricercatore(0,1 FTE) Anagrafica per Sezioni INFN * = responsabile locale **= responsabile locale e nazionale

3 - I dispositivi PLL e le architetture completamente digitali - Studi di fattibilità e risultati ottenuti su FPGA Studi su Phase detectors Architetture innovative di DCO Prototipo di All Digital PLL in FPGA Proposta di brevetto - Realizzazioni su ASIC Il chip ADV1: architettura e simulazioni La scheda ADV1: test e misure sul chip ADV1 Ulteriori sviluppi - Presentazioni, pubblicazioni e tesi relative al progetto Overview

4 Un PLL è un particolare circuito a retroazione, che produce la sincronizzazione, in frequenza e in fase, di un segnale di output (generalmente prodotto da un oscillatore) con un segnale di ingresso di riferimento (reference). I dispositivi PLL Elementi fondamentali : - un Phase Detector, o comparatore di fase, responsabile del confronto tra il segnale di riferimento ed il segnale di uscita del PLL - un Loop Filter, responsabile di filtrare i contenuti ad alta frequenza dell’uscita del comparatore di fase, legati a rapide variazioni del segnale in ingresso - un VCO, o Oscillatore Controllato in Tensione, che produce un segnale periodico in funzione della tensione al suo ingresso - un divisore per N, utilizzato per la sintesi di frequenza PDLFVCO u 1 (t)u 2 (t)u d (t)u f (t) : N reference v out 4

5 Applicazioni dei PLL: - sintesi di frequenza - phase shifter - recupero del clock e dei dati (clock/data recovery) - modulazione e demodulazione (FM o di frequenza, PM o di fase) I dispositivi PLL PDLFVCO u 1 (t)u 2 (t)u d (t)u f (t) : N u N (t) reference 5

6 Applicazioni dei PLL: - sintesi di frequenza - phase shifter - recupero del clock e dei dati (clock/data recovery) - modulazione e demodulazione (FM o di frequenza, PM o di fase) I dispositivi PLL PDLFVCO u 1 (t)u 2 (t)u d (t)u f (t) : N u N (t) u1u1 uNuN u2u2 Frequency Synthesis Deskew reference

7 L’approccio completamente digitale

8 La proposta ALLDIGITALL PDLF VCO u 1 (t)u 2 (t)u d (t)u f (t) Studio, sviluppo ed implementazione di All Digital PLL in FPGA e ASIC 8

9 La proposta ALLDIGITALL PDLFDCO u 1 (t)u 2 (t)u d (t)u f (t) PFD OR TDC-based Counter OR DSP DCDL-based OR PWM-based Studio, sviluppo ed implementazione di All Digital PLL in FPGA e ASIC 9

10 La proposta ALLDIGITALL PDLFDCO u 1 (t)u 2 (t)u d (t)u f (t) PFD OR TDC-based Counter OR DSP DCDL-based OR PWM-based Studio, sviluppo ed implementazione di All Digital PLL in FPGA e ASIC Punti di forza della proposta: - PLL output clock ~ 400 MHz in FPGA, 1.2 GHz in ASIC - Minimizzazione del Jitter in uscita a ~ 100 ps, ossia ~ il 10% della U.I. su ASIC - Disegno completamente digitale → tollerante al rumore, poco sensibile a PVT var. - Disegno tollerante alla radiazione mediante tecniche di SEU moderation (o TMR) - Portabilità, utilizzando codice sintetizzabile per FPGA, e solo standard cells per l’implementazione in ASIC 10

11 Risultati ottenuti su FPGA

12 Phase & Frequency Detector (PFD) Contrariamente ad altri PD digitali, consente aggancio sia in fase che in frequenza L’informazione sulla differenza di fase e di frequenza è contenuta nei bit di Lead & Lag (o Late & Early) Un circuito (digitale) a valle, indica quale dei due impulsi è stato generato prima Prestazioni soddisfacenti in simulazione (stand-alone e in un circuito completo) 12 Late Early

13 *P. Chen, IEEE Trans. On Circ. and Sys. — II: Express Briefs, VOL. 52, NO. 5, MAY 2005 H. Song, IEEE Journal of Solid State cirucits, VOL. 46, NO. 2, FEBRUARY 2011 Example: DCR-based Classic (& path-selection) DCOs - Basati su Ring oscillator, con elementi di ritardo: t pd = t pd (P,V cc,T, C load ) - Risentono di effetti analogici e le variazioni di t pd non sono rappresentabili con descrizione HDL - C load => Digitally Controlled Varactors (DCV) - V cc => Digitally Controlled Resistors (DCR) - DCR e DCV sono spesso blocchi full custom (con poche eccezioni*) - Richiedono sforzi significativi per la migrazione su nuove tecnologie 13

14 Multi-stage mux-based DCO Diviso in 4-stages, ciascuno con 2 bit di controllo  SuperFine, T pd step, da 0 a 3T pd  Fine, 4T pd step, da 0 a 12T pd  Coarse, 16T pd step, da 0 a 48T pd  SuperCoarse, 64T pd step, da 0 a 192T pd Buffers implementati tramite LUT Il piazzamento delle LUT condiziona il routing Portabile in ASIC standard-cell Truly all-digital, ma il piazzamento ed il routing vanno ottimizzati a mano, per garantire che (n delay) = 4 * (n-1 delay) tpd 4tpd 16tpd 64tpd Carry chain k(7:6) k(3:2) k(5:4) k(1:0) 2 2 2 2 fout 14

15 out Clock tree Ctrl(6:0) Thermo- metric encoder in tpd t0 DCDL s(127) s(0) constant T pd è il propagation delay di ciascun mux L’uso del Clock tree garantisce ritardi uniformi tra IN e l’input di ciascun elemento (t0) Un thermometric encoder determina il numero di mux da attraversare da IN ad OUT => il total delay Dt=n  t pd +t0 Clock tree è un elemento standard di qualsiasi ASIC digitale Realizzabile con una implementazione completamente automatica tramite i tools CAD standard High Fan-out Network (HFN)* DCO *l’architettura di HFN-DCO è pubblicata anche come “Giordano-DCO” 15

16 FPGA Kintex-7 325T 100taps per ottimizzare il feedback path Numero di risorse utilizzate molto limitato Mux chain Dither control Mux chain Close-up Inside the SLICE ½ Clock region Prototipo di HFN-DCO in FPGA

17 Test Bench dedicato, indipendente dal DCO Misure di linearità automatizzate per esercitare tutte le control words del DCO Acquisisce T del die e V core Controllo, read-out ed analisi tramite scripts Matlab Differenti modalità di test  Controllo sul passo della Control word  Durata del tempo di misura (per misure di periodo medio) uP (PicoBlaze 6) Frequency- meter DCO (unit under test) UART Ctrl Personal Computer running MATLAB FPGA Kintex-7 325T Ctrl Loop out Loop Freq. USB controller On-chip XADC Temp. V core Test bench automatizzato 17

18 Average LSB ~ 21 ps Period: 2.5 - 4.7 ns Frequency: 212 - 400 MHz T=54°C T=33°C Period (ns) R 2 =0.9975 k (7-bit) 100 taps implementation Misure di Linearità

19 Average LSB ~ 21 ps Period: 2.5 - 4.7 ns Frequency: 212 - 400 MHz Effetto sistematico di DNL dovuto a carry chain + clock tree routing + Switch Matrix per l’ingresso nei mux T=54°C T=33°C Period (ns) R 2 =0.9975 k (7-bit) 100 taps implementation Misure di Linearità

20 Average LSB ~ 21 ps Period: 2.5 - 4.7 ns Frequency: 212 - 400 MHz Effetto sistematico di DNL dovuto a carry chain + clock tree routing + Switch Matrix per l’ingresso nei mux Può essere minimizzato riordinando le parole di controllo L’ordine corretto si può ottenere attraverso una calibrazione real-time (o tramite STA) Period(ns) 100 taps implementation R 2 =0.9993 k (7-bit) T=33°C Misure di Linearità 20

21 T=40°C T=62°C best fit lines T Linearità vs. Temperatura & Voltage 21 V core =1.09V best fit lines V core =0.92V V core T variabile da 40° a 62°C Variazione del 20% su T => 3% di variazione sul periodo Variazioni sul periodo: 1.4ps/°C Variazioni di V ±10% intorno al valore nominale (1.0V) Variazione sul periodo del ±20% Variazioni sul periodo: -4ps/mV

22 Free running @ 262MHz Frequency Locked @ 250MHz T=3.810ns J rms =12ps J p2p =165ps T=4.005ns J rms =19ps J p2p =261ps Il DCO HFN-based in modalità “free running” offre jitter performance accettabili (rms e peak-to-peak) Se usato in modalità “Frequency locked” il jitter peggiora pur restando accettabile Period Jitter 22

23 Proposta brevettuale

24 La realizzazione di un DCO basato su rete di distribuzione ad elevato fan-out (HFN-based o Giordano-DCO) di un dispositivo FPGA o ASIC si è rivelata una architettura totalmente innovativa Il DCO HFN-based è alla base di una richiesta di brevetto avanzata dalla collaborazione ALLDIGITALL nel settembre 2014 dal titolo “Architettura e metodo per la sintesi automatica di oscillatori ad alta frequenza digitali e indipendenti dalla tecnologia” Proposta brevettuale 24

25 Prototipo di ADPLL in FPGA

26 Il prototipo di ADPLL in FPGA Realizzato con il PFD, un custom Loop Filter ed il DCO HFN-based Prescaler /4 per una frequenza di riferimento tra i 50 ed i 100 MHz Il custom Loop Filter agisce in 2 step:  aggancio rapido in frequenza, basato su metodo di bisezione  successivo algoritmo per aggancio in fase 26

27 Il prototipo di ADPLL in FPGA Testato con frequenza di riferimento di 60 MHz, corrispondente ad una frequenza interna di oscillazione del DCO pari a 240 MHz ADPLL raggiunge la condizione di lock jitter in uscita invade il 25% della U.I. finestra di buio del PFD (~1 ns) e Loop Filter influenzano jitter in uscita  difficoltà di ottenere piazzamento e routing deterministici e simmetrici per i due percorsi di ingresso del PFD in FPGA 27

28 Realizzazioni su ASIC

29 Processo CMOS UMC 130nm Libreria Faraday standard cell 8 control bits, 256 taps ADV1 test board realizzata ad hoc Il prototipo in ASIC ADV1 4 DCOs 1.5mm

30 Processo CMOS UMC 130nm Libreria Faraday standard cell 8 control bits, 256 taps ADV1 test board realizzata ad hoc Il prototipo in ASIC ADV1 4 DCOs 1.5mm Mux-based DCO HFN-based DCO

31 Processo CMOS UMC 130nm Libreria Faraday standard cell 8 control bits, 256 taps ADV1 test board realizzata ad hoc Il prototipo in ASIC ADV1 4 DCOs 1.5mm Simulazioni Post-layout in differenti condizioni di PVT  f da 25MHz a 1.4GHz  = 150ps  |DNL| < 0.07LSB (FPGA 2LSB!) 31 Mux-based DCO HFN-based DCO

32 Il prototipo ADV1: linearità Simulazione (sx.) e misure (dx.) di linearità per DCO mux-based Simulazione (sx.) e misure (dx.) di linearità per DCO HFN-based

33 Il prototipo ADV1: DNL DNL (simulata) per mux-based DCO (a sinistra) e HFN-based DCO (a destra) Idealmente, ciascuna coppia di control words adiacenti corrisponde a valori dell’uscita che “distano” tra loro esattamente un LSB

34 Il prototipo ADV1: DNL DNL (simulata) per mux-based DCO (a sinistra) e HFN-based DCO (a destra) Idealmente, ciascuna coppia di control words adiacenti corrisponde a valori dell’uscita che “distano” tra loro esattamente un LSB

35 Il prototipo ADV1: confronto tra i DCO 35 Tabella riassuntiva parametri di mux-based DCO Tabella riassuntiva parametri di HFN-based DCO

36 Il prototipo ADV1: confronto tra i DCO 36 Tabella riassuntiva parametri di mux-based DCO Tabella riassuntiva parametri di HFN-based DCO

37 Il prototipo ADV1: confronto tra i DCO 37 Tabella riassuntiva parametri di mux-based DCO Tabella riassuntiva parametri di HFN-based DCO

38 Il prototipo ADV1: confronto tra i DCO Frequenza massima ~ 1 GHz  F MAX ( DCO HFN-based) = 1042 MHz  F MAX ( DCO mux-based) = 667 MHz supera i 100 ps (in FPGA ~ 21 ps) Jitter RMS limitato < 25 ps su quasi tutta la dinamica DNL molto migliore nel caso del Giordano-DCO (o DCO HFN-based)  DNL ( DCO HFN-based) => -0.26÷0.21  DNL ( DCO mux-based) => -1.22÷1.12 38

39 Il prototipo ADV2 Processo CMOS UMC 130nm Libreria Faraday standard cell DCO HFN-based fornisce il riferimento temporale ad un TDC integrato nel chip DCO+TDC su 2 canali (DCO in basso in figura, TDC in alto) skew sulla rete di distribuzione HFN, da ~20 ps in ADV1 a ~5 ps in ADV2 la collaborazione LHC-b, in vista degli upgrade nei prossimi anni, ha espresso interesse per ADV2 Una versione modificata ed estesa (a 48 canali) sarà utilizzata nel sistema di acquisizione per il rivelatore di muoni di LHC-b a partire dal 2018 39

40 Talks e tesi

41 1) “High-Resolution Synthesizable Digitally-Controlled Delay Lines”, presentato da V. Izzo come short-oral e come poster alla “19th IEEE Real-Time Conference 2014” tenutasi a Nara (Japan) dal 26 al 30 maggio 2014. 2) “Performance of a High-Frequency Synthesizable Digitally Controlled Oscillator”, presentato da R. Giordano in una oral presentation alla “2014 IEEE Nuclear Science Symposium and Medical Imaging Conference” tenutasi a Seattle (U.S.A) dal 8 al 15 novembre 2014. 3) Nell’ambito delle “XXIV Giornate di Studio sui rivelatori, Scuola F. Bonaudi”, organizzate dall’INFN (sez. di Torino) presso il Dipartimento di Fisica dell’Università di Torino dal 28 al 31 ottobre 2014, V. Izzo è stato invitato a tenere un ciclo di lezioni riguardanti “All-digital PLL devices”. 41

42 Talks e tesi Attualmente, un articolo intitolato “High-Resolution Synthesizable Digitally- Controlled Delay Lines” sottomesso sulla rivista internazionale “IEEE Transactions on Nuclear Sciences” è in fase di revisione, dopo aver ricevuto commenti minori da parte dei reviewers. Nel gennaio 2014, presso l’Università degli Studi Federico II di Napoli, è stata discussa la Tesi di Laurea Magistrale in Fisica “PLL digitali in strumentazione di ricerca: analisi e verifica” dallo studente P. Bifulco, avente come relatori A. Aloisio e V. Izzo e seguito, nella fase di sviluppo dei circuiti e nell’attività di misure in laboratorio, anche da R. Giordano. 42

43 Ringraziamenti L’intera collaborazione desidera esprimere il proprio ringraziamento verso la CSN V per aver approvato e finanziato il progetto di ricerca ALLDIGITALL e per aver contribuito, anche in corso d’anno, a sostenere - anche economicamente - la collaborazione per la presentazione dei risultati a conferenze internazionali. Un particolare ringraziamento è rivolto ai referee dell’esperimento per la loro disponibilità, per la loro collaborazione in tutte le discussioni e per i proficui commenti che hanno indirizzato scientificamente la collaborazione durante il periodo di ricerca. 43

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45 BACKUP

46 Gli elementi costitutivi di un PLL sono realizzati in generale in maniera analogica e, per ciascuno di essi, esistono diverse possibilità implementative Cenni di teoria dei PLL La teoria classica dei PLL prevede una modellizzazione non lineare, derivante dalla non linearità del comparatore di fase, la cui uscita (con i dati della figura e con K d guadagno del Phase Detector) è:

47 Tali elementi costitutivi sono realizzati in generale in maniera analogica e, per ciascuno di essi, esistono diverse possibilità implementative Cenni di teoria dei PLL La teoria classica dei PLL prevede una modellizzazione non lineare, derivante dalla non linearità del comparatore di fase, la cui uscita (con i dati della figura e con K d guadagno del Phase Detector) è:

48 Cenni di teoria dei PLL La modellizzazione non lineare può essere approssimata con un modello lineare Partendo dalla relazione trigonometrica facendo l’ipotesi che: 1)ω 0 ≈ ω 1, ossia che il PLL sia vicino alla condizione di lock in frequenza 2)che il primo termine sia ad alta frequenza e venga soppresso dal filtro passa basso del PLL e definendo l’errore di fase come

49 Cenni di teoria dei PLL l’uscita del Phase Detector si può scrivere Per finire, per θ d sufficientemente piccolo, si può approssimare e dunque l’uscita del Phase Detector risulta

50 I dispositivi PLL – funzioni di trasferimento A partire dalla trasformata di Laplace, è possibile definire la “Funzione di Trasferimento” di un qualsiasi elemento del PLL, avente ingresso u 1 (t) ed output u 2 (t), nel modo seguente: In questo modo, il Phase Detector, il Loop Filter ed il VCO potranno essere rappresentati dalla loro funzione di trasferimento: Phase Detector: Loop Filter (es. RC): VCO: Nel formalismo di Laplace, integrazione su t = divisone per s

51 Cenni di teoria dei PLL Analogamente, il modello LINEARE di un dispositivo PLL analogico in termini di trasformata di Laplace è: Il modello non lineare di un dispositivo PLL analogico in termini di trasformata di Laplace è: Per semplicità supponiamo N=1 nel divisore

52 Cenni di teoria dei PLL La funzione di trasferimento dalla fase in ingresso (reference) alla fase in uscita (prodotta dall’oscillatore) è: In questo formalismo, è possibile modellizzare altri importanti parametri, come l’hold range (il range in frequenza su cui il PLL mantiene il phase tracking) ed il lock range (il range in frequenza su cui il PLL aggancia)

53 L’approccio digitale A partire dagli anni ’80 la comunità scientifica ha cominciato a valutare le architetture digitali nella realizzazione dei dispositivi PLL In letteratura sono state proposte molte architetture denominate Classical Digital PLL, nelle quali generalmente il Phase Detector è digitale, mentre il Loop Filter e il VCO sono ancora analogici

54 L’approccio All Digital La frequenza di uscita del “Digitally Controlled Oscillator” viene gestita da un contatore o da un automa complesso, che riceve istruzioni dal Phase Detector digitale Tuttavia, le proposte di letteratura presentano sempre componenti analogici (ad es. oscillatori esterni) o si basano su effetti analogici (“Digitally Controlled Resistors”, “Varactors”) o ancora hanno prestazioni modeste in termini frequenza massima (~ 200 MHz) o di jitter di uscita (~ 500 ps) Tipiche architetture di All Digital PLL possono essere:

55 L’approccio digitale Questo approccio era favorito dal fatto che la maggior parte dei Phase Detectors digitali ha una risposta lineare rispetto alla differenza di fase all’input con schemi implementativi relativamente semplici Soltanto negli ultimi anni, c’è la tendenza della ricerca ad investigare architetture All Digital PLL, nei quali tutti gli elementi sono digitali.

56 Bang-bang Phase Detector Bang Bang o Alexander Non lineare: fornisce informazioni sul segno della differenza di fase (segue o precede), tramite “samples” multipli su dati e su edge Largamente utilizzato in digital PLL e DLL, soprattutto ad alti rates, poichè l’informazione è sincrona col clock di riferimento ed è digitale. Il più usato anche nei CDR Jitter generalmente prodotto a ciascuna phase detection ed è maggiore rispetto ai Phase Detectors lineari Elevato guadagno nella phase detection

57 Hogge Phase Detector Lineare ed ha bisogno di un circuito di elaborazione: la differenza tra X e Y fornisce informazioni su modulo e segno della differenza di fase Necessarie porte XOR ad alta velocità Bisogno di controllare lo skew tra i segnali di Early (X) e Late (Y) L’asimmetria del circuito influenza una sola uscita (Y)

58 L’approccio All Digital A partire dagli anni ‘80 la comunità scientifica ha cominciato a valutare le architetture digitali nella realizzazione dei dispositivi PLL - Rimpiazzare i processi e i componenti noise-sensitive analogici con i loro equivalenti digitali - Aumentare la portabilità dei progetti e la loro testabilità ( un PLL analogico richiede una re-implementazione del dispositivo in caso di cambio di tecnologia ) - Migliorare la tolleranza alla radiazione con tecniche di moderazione - Trarre vantaggio dallo scaling dell’area per le tecnologie a decine di nm ( il numero di gates per mm ~ raddoppia per ciascuna generazione di chip ) - Simulazioni behavioral veloci Motivazione di un approccio completamente digitale 58

59 L’approccio All Digital - Molte architetture richiedono over-sampling clock ad alta frequenza - La risoluzione in frequenza del DCO è limitata (a valori dell’ordine di 10-14 bit) e può essere necessario un DAC - Il DCO ha un jitter deterministico intrinsecamente superiore al VCO - I Loop Filter digitali possono introdurre maggior jitter e dissipare maggiore potenza rispetto ai tipici filtri passivi analogici - Le architetture basate su PD non lineare non sono adatte per applicazioni di phase-tracking, quelle basate su PD lineare offrono una maggiore difficoltà implementativa, hanno bassa risoluzione e dissipano molta potenza Drawbacks di un approccio completamente digitale

60 Phase & Frequency Detector (PFD) Contrariamente ad altri PD digitali, consente aggancio sia in fase che in frequenza L’informazione sulla differenza di fase e di frequenza è contenuta nei bit di Lead & Lag (o Late & Early) Circuito (digitale) a valle, che indica quale dei due impulsi è stato generato per primo 60 Late Early

61 Phase & Frequency Detector (PFD)

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64 In un dato istante, in ciascuno stage ci sono 4 edges in propagazione Modificando la control word, un edge in propagazione può essere promosso allo stage successivo => glitch Il glitch può ricircolare indefinitamente nell’oscillatore tpd 4tpd 16tpd 64tpd k(7:6) k(3:2) k(5:4) k(1:0) 2 2 2 2 fout 1 edge in propagazione (old ctrl word) 1 edge in propagazione (new ctrl word) => glitch Code-Switch Glitches 64

65 Basato su due DCOs identici, uno attivo (in oscillazione)e l’altro in stand-by (senza edges interni in propagazione) Ad un cambio codice (k) un controller FSM scambia i ruoli dei DCO Il DCO che esce dallo stand-by, diventa attivo e comincia con un solo edge => No glitch La commutazione avviene in fase con l’altro DCO (a parte per la latenza del FSM, i.e. un FF tco, + t AND ) Le risorse logiche usate sono praticamente raddoppiate DCO 0 D CLR Q D PRE Q EN1 EN0 k k0 k1 clock_out 8 8 8 enable Ctrl. FSM RST EN1 EN0 8 8 k0 k1 DCO 1 clk_sel en clk k en clk k Indipendente dalla architettura interna del DCO Glitch-free Double DCO 65

66 DNL 66

67 Differential Non Linearity It describes the deviation between two output values corresponding to adjacent input digital values and it is used to determine the accuracy of a code conversion Ideally, any two adjacent digital codes correspond to output values that are exactly one Least Significant Bit (LSB) apart ADV1 implementation: Mux-chain based DCO DNL=-1

68 7 mW @ 250MHz 1.6 mW static 24  W/MHz dynamic 68 P( f ) =af+b a=24  W/MHz b=1.6 mW T=29°C DCO Total Power (mW) HFN-DCO Power Consumption

69 Il prototipo ADV1: Jitter Jitter (RMS) per mux-based DCO i(n alto) e HFN-based DCO (in basso)

70 Agilent 81110A Clock gen  W = 11 kHz (99%)  W = 154 kHz (99%) DCO Very wide spectrum compared to a standard clock generator  14x 500kHz 5MHz f=199.998 MHz f=201.038 MHz HFN-DCO Power Density Spectrum