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Laureando: Emanuele Viviani Università degli Studi di Trieste Facoltà di Ingegneria Relatore: Prof. Stefano Marsi Anno Accademico 2009-2010.

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1 Laureando: Emanuele Viviani Università degli Studi di Trieste Facoltà di Ingegneria Relatore: Prof. Stefano Marsi Anno Accademico

2 Sistema versatile di elaborazione audio Filtri passa basso Filtri passa alto Filtri passa banda … Implementazione di un filtro adattativo Algoritmo LMS Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

3 Classe di filtri i cui coefficienti variano nel tempo Riduzione del rumore: s+n1: segnale utile con sovrapposta una componente rumorosa; n2: rumore correlato a quello che si sovrappone al segnale utile. Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

4 Realizzazione di un filtro FIR di ordine elevato Lunghezza del filtro regolabile Coefficienti modificabili Numero di bit significativi dei coefficienti regolabile Implementazione di un processore Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

5 FPGA Cyclone II EP2C20F484C7 Altera I/O Devices Built-in USB Blaster for FPGA configuration Line-in, Line-out, Mic-in (24-bit audio CODEC) Memory 8-MB SDRAM Switches, LEDs, Displays, and Clocks 10 toggle switches 4 debounced pushbutton switches 10 red LEDs, 8 green LEDs 27-MHz and 50-MHz oscillators Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

6 DescrizioneValori Frequenza di campionamento del codec audio8KHz, 32KHz Lunghezza del filtro Rappresentazione dei campioni audio15 bit interi con segno Rappresentazione dei coefficienti31 bit fixed point con segno Numero di bit significativi nella rappresentazione usata per i coefficienti Frequenza di lavoro del processore e della SDRAM100 MHz Frequenza di lavoro del filtro100 MHz Tempo impiegato dal filtro per il calcolo del campione 96 ns con L_FIR = 1 10,3 us con L_FIR = 1023 Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

7 Interfaccia audio Filtro FIR R L R L Nios II System Nios II System Interfaccia audio Interfaccia audio Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA Selettore s+n1 n2

8 Genera i segnali di sincronismo Riceve i segnali dellADC Invia i campioni al filtro Riceve i dati elaborati Invia i dati al DAC Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA Interfaccia audio R L R L Uscita Sommatore

9 Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA FIR x[n] y[n]

10 Un blocco MAC (Multiply-Accumulate) Una memoria coefficienti Una memoria dati Blocco di sincronismo Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA Ingresso audio MAC Nuovi Coefficienti Lunghezza filtro Blocco di sincronismo Memoria Dati Memoria Dati Memoria Coefficienti Memoria Coefficienti Uscita Filtro

11 1024 parole a 16 bit Memoria dual port Indirizzamento circolare Un puntatore scrittura Un puntatore lettura Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

12 1024 parole a 32 bit Memoria dual port Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

13 Intellectual Property fornito da Altera Sfrutta i componenti hardware integrati nella FPGA Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

14 Controlla la lettura dalle memorie Imposta il sincronismo tra i dati e lesecuzione delle MAC Ferma lesecuzione delle MAC quando viene raggiunta la lunghezza del filtro richiesta Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

15 Seleziona il segnale duscita: Il risultato del filtro La differenza tra un segnale secondario e luscita del filtro Il segnale secondario Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA Selettore Ingresso Audio secondario Precisione Coefficienti Selezione Uscita audio Uscita Filtro

16 Sistema SOPC ( system-on-a-programmable-chip ) Formato da: Processore «Fast» della famiglia «Nios II» On chip RAM External SDRAM Controller Audio and Video Config Parallel I/O Port per il controllo del filtro Parallel I/O Port per le periferiche esterne Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

17 Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

18 Canale destro: Ottenuto come somma di: Sinusoide a 1KHz Rumore bianco Canale sinistro: Rumore correlato Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

19 Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA

20 GRAZIE Progetto di unarchitettura versatile per lelaborazione di segnali audio su FPGA


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