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Sviluppo di uninterfaccia Camera Link - FPGA Anno accademico: 2003/2004 Laureando: Bojan Simoneta Relatore: Chiar.mo prof. Sergio Carrato Sviluppo di uninterfaccia.

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1 Sviluppo di uninterfaccia Camera Link - FPGA Anno accademico: 2003/2004 Laureando: Bojan Simoneta Relatore: Chiar.mo prof. Sergio Carrato Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica

2 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Introduzione Scopo dellelaborato: realizzare una scheda dinterfaccia tra la telecamera CLinkCam e la scheda XSA50; Scopo dellelaborato: realizzare una scheda dinterfaccia tra la telecamera CLinkCam e la scheda XSA50; Sulla XSA50 è montato un dispositivo logico programmabile FPGA (Field Programmable Gate Array), che elabora le immagini e le visualizza sullo schermo VGA; Sulla XSA50 è montato un dispositivo logico programmabile FPGA (Field Programmable Gate Array), che elabora le immagini e le visualizza sullo schermo VGA; Il controllo della telecamera avviene attraverso due linee seriali connesse al PC tramite il connettore RS232. Il controllo della telecamera avviene attraverso due linee seriali connesse al PC tramite il connettore RS232.

3 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Telecamera CLinkCam SCHEDA DINTERFACCIA Scheda XSA50 (FPGA) PC Schermo VGA Schema a blocchi principale

4 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Caratteristiche della telecamera Interfaccia di comunicazione Camera Link; Interfaccia di comunicazione Camera Link; Frame rate = 24 immagini al secondo; Frame rate = 24 immagini al secondo; Risoluzione dellimmagine = 640 x 480 pixel; Risoluzione dellimmagine = 640 x 480 pixel; Luminosità pixel quantizzata in 1024 livelli Luminosità pixel quantizzata in 1024 livelli (dimensione pixel = 10 bit); (dimensione pixel = 10 bit); Controllo seriale tramite 2 linee a velocità 9600 baud; Controllo seriale tramite 2 linee a velocità 9600 baud; 1 linea di controllo CC1 per richiedere la visualizzazione di una singola immagine. 1 linea di controllo CC1 per richiedere la visualizzazione di una singola immagine.

5 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Segnali di temporizzazione della telecamera il segnale di clock (8 MHz); il segnale di clock (8 MHz); il segnale di sincronizzazione dei dati DVAL (data valid); il segnale di sincronizzazione dei dati DVAL (data valid);

6 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Segnali di temporizzazione della telecamera il segnale di sincronizzazione delle linee LVAL (line valid); il segnale di sincronizzazione delle linee LVAL (line valid); il segnale di sincronizzazione delle immagini FVAL (frame valid). il segnale di sincronizzazione delle immagini FVAL (frame valid).

7 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Interfaccia standard di comunicazione CameraLink Sviluppata da alcune compagnie che producono telecamere digitali; Sviluppata da alcune compagnie che producono telecamere digitali; Si basa sulla comunicazione LVDS (Low Voltage Differential Signaling). Si basa sulla comunicazione LVDS (Low Voltage Differential Signaling).

8 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Segnali LVDS dellinterfaccia Camera Link 4 segnali per la trasmissione dei dati, 1 segnale di clock. 4 segnali per la trasmissione dei dati, 1 segnale di clock.

9 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Tecnologia Channel Link Serie di integrati prodotti dalla National Semiconductor; Serie di integrati prodotti dalla National Semiconductor; Trasmettitori e ricevitori, che convertono 4 linee LVDS in 28 linee TTL/CMOS e viceversa. Trasmettitori e ricevitori, che convertono 4 linee LVDS in 28 linee TTL/CMOS e viceversa.

10 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Il connettore MDR26 Connette la telecamera con la scheda dinterfaccia; Connette la telecamera con la scheda dinterfaccia; 26 piedini (13 linee LVDS): 26 piedini (13 linee LVDS): 8 piedini per la trasmissione dei dati (4 canali); 8 piedini per la trasmissione dei dati (4 canali); 2 piedini per il clock; 2 piedini per il clock; 8 piedini per 4 segnali di controllo; 8 piedini per 4 segnali di controllo; 2 piedini per il segnale seriale verso la telecamera; 2 piedini per il segnale seriale verso la telecamera; 2 piedini per il segnale seriale verso il frame grabber; 2 piedini per il segnale seriale verso il frame grabber; 4 piedini di protezione di massa. 4 piedini di protezione di massa.

11 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Il ricevitore LVDS per applicazioni Camera Link DS90CR286 E il duale del trasmettitore LVDS DS90CR285, che sta nella telecamera; E il duale del trasmettitore LVDS DS90CR285, che sta nella telecamera; Converte 4 canali LVDS di dati in 28 linee TTL/CMOS; Converte 4 canali LVDS di dati in 28 linee TTL/CMOS; Converte il canale LVDS del clock nella linea TTL/CMOS del clock; Converte il canale LVDS del clock nella linea TTL/CMOS del clock; Alimentazione: +3.3V => livello logico alto in uscita = +3.3V; Alimentazione: +3.3V => livello logico alto in uscita = +3.3V; Tensione di modo comune LVDS dingresso = 1.2 V; Tensione di modo comune LVDS dingresso = 1.2 V; Soglia della tensione differenziale LVDS dingresso = ±100mV. Soglia della tensione differenziale LVDS dingresso = ±100mV.

12 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Il ricevitore LVDS per applicazioni Camera Link DS90CR286

13 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Controllo seriale ed il segnale di controllo CC1 Trasmettitore LVDS a 2 linee DS90C401 per la trasmissione del segnale seriale e del segnale CC1 verso la telecamera ; Trasmettitore LVDS a 2 linee DS90C401 per la trasmissione del segnale seriale e del segnale CC1 verso la telecamera ; Ricevitore duale DS90C402 per la ricezione del segnale seriale dalla telecamera. Ricevitore duale DS90C402 per la ricezione del segnale seriale dalla telecamera.

14 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Comunicazione seriale MAX232: converte i due segnali seriali SerTx e SerRx in due segnali, che si possono ricevere o trasmettere con il protocollo RS232; MAX232: converte i due segnali seriali SerTx e SerRx in due segnali, che si possono ricevere o trasmettere con il protocollo RS232; Un cavo null modem RS232 collega il connettore maschio a 9 poli della scheda con il PC; Un cavo null modem RS232 collega il connettore maschio a 9 poli della scheda con il PC; I byte di comando si trasmettono utilizzando il tool di comunicazione Hyper Terminal; I byte di comando si trasmettono utilizzando il tool di comunicazione Hyper Terminal;

15 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Scheda dinterfaccia – Costruzione ORcad Capture per fare lo schematico; ORcad Capture per fare lo schematico; ORcad Layout per creare i footprint dei componenti e per realizzare il layout; ORcad Layout per creare i footprint dei componenti e per realizzare il layout; La basetta è stata costruita nei laboratori dellElettra; La basetta è stata costruita nei laboratori dellElettra; Alcuni componenti saldati nei laboratori dellElettra, alcuni nei laboratori della Facoltà. Alcuni componenti saldati nei laboratori dellElettra, alcuni nei laboratori della Facoltà.

16 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica XSA50 - Componenti Dispositivi logici programmabili FPGA e CPLD; Dispositivi logici programmabili FPGA e CPLD; Memoria SDRAM; Memoria SDRAM; Memoria Flash; Memoria Flash; Generatore di clock programmabile; Generatore di clock programmabile; Switch e pushbotton; Switch e pushbotton; Display a 7 segmenti; Display a 7 segmenti; Porta parallela da collegare al PC; Porta parallela da collegare al PC; Uscita VGA e ingresso PS/2. Uscita VGA e ingresso PS/2.

17 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica XSA50 – Schema a blocchi

18 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Programmazione della FPGA Si è scelto di programmarla in due modi: Si è scelto di programmarla in due modi: Utilizzando il linguaggio di programmazione VHDL; Utilizzando il linguaggio di programmazione VHDL; Disegnando uno schematico; Disegnando uno schematico; Tool di programmazione: Project Navigator della Xilinx; Tool di programmazione: Project Navigator della Xilinx; Il tool esegue la sintesi, limplementazione e genera il file da scaricare sulla scheda. Il tool esegue la sintesi, limplementazione e genera il file da scaricare sulla scheda.

19 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: schema generale CONTROLSYSTEM SDRAMCONTROLLER VGACONTROLLER Datidallatelecamera Segnalida/versoSDRAM Immagine Immagineda visualizzare visualizzare

20 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: SDRAM Controller Il controllo della memoria SDRAM (RAM dinamica e sincrona) è complesso; Il controllo della memoria SDRAM (RAM dinamica e sincrona) è complesso; Lo SDRAM Controller gestisce la SDRAM e la fa sembrare una RAM statica facile da controllare; Lo SDRAM Controller gestisce la SDRAM e la fa sembrare una RAM statica facile da controllare; Per comandare le operazioni di scrittura e lettura si utilizzano i segnali di write e read enable; Per comandare le operazioni di scrittura e lettura si utilizzano i segnali di write e read enable; Dimensione bus indirizzi: 23 bit; Dimensione bus indirizzi: 23 bit; Dimensione bus dati: 16 bit. Dimensione bus dati: 16 bit.

21 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: VGA Controller Genera i segnali di sincronismo per la visualizzazione dell'immagine: Genera i segnali di sincronismo per la visualizzazione dell'immagine: Hsync: segnale di sincronismo orizzontale; Hsync: segnale di sincronismo orizzontale; Vsync: segnale di sincronismo verticale. Vsync: segnale di sincronismo verticale.

22 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: VGA Controller converte i dati provenienti dalla SDRAM in dati di 6 bit che si possono visualizzare: converte i dati provenienti dalla SDRAM in dati di 6 bit che si possono visualizzare: Red: 2bit; Red: 2bit; Green: 2 bit; Green: 2 bit; Blue: 2 bit. Blue: 2 bit.

23 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: Control system - Introduzione Controlla e gestisce gli altri 2 blocchi; Controlla e gestisce gli altri 2 blocchi; E composto da 3 sottoblocchi: E composto da 3 sottoblocchi: Write_control: legge i dati dalla telecamera e li memorizza nella SDRAM; Write_control: legge i dati dalla telecamera e li memorizza nella SDRAM; Read_control: legge i pixel dalla memoria e li invia al VGA Controller; Read_control: legge i pixel dalla memoria e li invia al VGA Controller; Address Control: è un multiplexer => sceglie gli indirizzi della SDRAM tra quelli di scrittura e lettura a seconda della posizione di uno switch posto sulla scheda XSA50. Address Control: è un multiplexer => sceglie gli indirizzi della SDRAM tra quelli di scrittura e lettura a seconda della posizione di uno switch posto sulla scheda XSA50.

24 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: Control system - Schema

25 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Software: Control system – Diagramma di flusso Scrittura nella SDRAM (wr=1) Lettura dalla SDRAM (rd=1) Switch = 1 Switch = 0

26 Sviluppo di uninterfaccia Camera Link - FPGA Università degli studi di Trieste – Corso di laurea triennale in Ingegneria elettronica Conclusioni Test sulla parte hardware => Strumenti di misura: Test sulla parte hardware => Strumenti di misura: Oscilloscopio; Oscilloscopio; Tester; Tester; Test sulla parte software => Si è creato un simulatore della telecamera che genera i segnali: Test sulla parte software => Si è creato un simulatore della telecamera che genera i segnali: Clock a 8 MHz Clock a 8 MHz LVAL; LVAL; DVAL; DVAL; Unimmagine a colonne verticale; Unimmagine a colonne verticale;


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