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Guasti dei circuiti VLSI. Alcune cause di guasto Elettromigrazione Self-Heating Portatori caldi Rottura degli ossidi Latch-up Total Ionizing Dose Single.

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Presentazione sul tema: "Guasti dei circuiti VLSI. Alcune cause di guasto Elettromigrazione Self-Heating Portatori caldi Rottura degli ossidi Latch-up Total Ionizing Dose Single."— Transcript della presentazione:

1 Guasti dei circuiti VLSI

2 Alcune cause di guasto Elettromigrazione Self-Heating Portatori caldi Rottura degli ossidi Latch-up Total Ionizing Dose Single Event Effects

3 Elettromigrazione Il flusso di elettroni genera lo spostamento degli atomi di metallo che compongono le interconnessioni L'elettromigrazione causa dei guasti di tipo “open circuits” Dipende dalla densità di corrente J La dipendenza dalla temperatura è esponenziale

4 Test di elettromigrazione(1/3)

5 Test di elettromigrazione(2/3)

6 Test di elettromigrazione(3/3)

7 Self Heating Il flusso di corrente attraverso le interconnessioni genera calore L'ossido che circonda le interconnessioni è un isolante termico, quindi il calore tende a rimanere confinato nel metallo l'aumento della temperatura fa aumentare la resistenza al massimo: J < 15 mA /  m 2

8 Portatori caldi I campi elettrici nel canale possono fornire ai portatori molta energia questi portatori “caldi” possono “saltare” nell'ossido di gate e rimanere intrappolati l' accumulo di cariche nell'ossido modifica la tensione di soglia V t dei transistor le modifiche di V t possono impedire ai transistor di funzionare correttamente Una scelta opportuna di V DD permette di limitare tale fenomeno

9 Portatori caldi fenomeno di riscaldamento dei portatori fino a raggiungere I' energia necessaria per essere iniettati nell'ossido di gate.

10 Portatori caldi Degradazione delle caratteristiche di trasferimento dei transistori MOS per effetto dell'iniezione di elettroni caldi nell'ossido di gate

11 Rottura degli ossidi La contrazione delle dimensioni dei dispositivo comporta un incremento dei campi elettrici Per quanto riguarda gli strati di ossido, ciò aumenta lo stress cui sono sono sottoposti e di conseguenza il pericolo di rottura. Questa situazione è aggravata dalla contrazione dello spessore degli ossidi Per caratterizzare la qualità degli ossidi, si è soliti ricorrere a degli istogrammi che rappresentano probabilità di rottura in funzione del campo elettrico applicato.

12 Rottura degli ossidi Rottura degli isolanti usati nei microcircuiti MOS in funzione della tensione

13 Rottura degli ossidi La rottura non dipende solamente dal campo elettrico applicato ma anche dalla corrente non esiste una soglia di campo al di sotto della quale l'ossido non si rompe; essa è sempre un fenomeno d'affaticamento che richiede un certo “tempo” (  BR ) che, per quanto detto al punto a, dipende sia dal campo elettrico che dalla corrente. una miglior caratterizzazione degli ossidi nei confronti della rottura può essere effettuata misurando la quantità di carica che scorre attraverso di essi

14 Latch Up Provoca un corto circuito tra alimentazione e massa Può distruggere il circuito o provocare un malfunzionamento generale. Viene controllato sia con accorgimenti in ase di processo, sia a livello circuitale È causato dai componenti parassiti presenti per tutti i processi CMOS

15 Latch Up Schema dei parassiti per un inverter CMOS

16 Circuito Equivalente

17 Passi del Latch Up 1. La corrente nel substrato fa aumentare V sub 2. Se V sub > 0.7 V. si accende il transistor npn 3. Scorre corrente in R w 4. Se V be < -0.7 V si accende il transistor pnp 5. I terminali vanno ad una tensione di 4 V ed il flusso di corrente tende a bruciare il circuito.

18 Total Ionizing Dose Le particelle ionizzanti provocano: Intrappolamentodi cariche in strati di SiO2, aumento della densità di stati superficiali all’interfaccia Si –SiO 2 Effetti Threshold voltage shift, parasitic leakage currents, mobility degradation

19 Total Ionizing Dose Effetto della TID

20 Total Ionizing Dose

21 Cariche nell’ossido Le lacune intrappolate nell’ossido danno origine a variazione negativa ΔV OT della tensione di soglia Dove q = carica elettrone C OX = capacità dell’ossido per unità di area dell’ossido ΔN OT = densità di lacune intrappolate nell’ossido

22 Interface traps Detta la ΔQ IT carica intrappolata all’interfaccia si ha:

23 Variazione di V T Nei PMOS i due contributi si sommano Negli NMOS Bassa dose: diminuzionedi V T (domina il contributo della carica positiva intrappolata nell’ossido) Dose elevata: aumentodi V T (domina il contributo delle cariche negative intrappolate all’interfaccia)

24 Single Event Effects L’interazione tra I dispositivi CMOS e le radiazioni possono innescare una serie di eventi singoli. I più noti sono: Single Event Upset (SEU) Multiple Bit Upset (MBU) Single Event Transient (SET) Single Event Latch-Up (SEL) Single-event burnout (SEB)

25 Single Event Effects Interazione tra particella e dispositivo:

26 Single Event Upset Avviene in un elemento di memoria:

27 Multiple-bit upset Coinvolge più elementi di memoria Aumenta con la diminuzione delle dimensioni dei dispositivi from Seifert, et al., Intel. IRPS, Nucleon-Induced MBU Maiz et al. Tosaka et al. Kawakami et al. Hubert et al.

28 Single Event Transient Con la diminuzione delle dimensioni geometriche, e quindi della quantità di carica critica assumono importanza anche gli spike causati dalle radiazioni nella logica combinatoria

29 Single Event Transient Il fenomeno è limitato da tre fattori: Timing Masking Factor: lo spike deve essere campionato da un FF Logic Masking Factor: il valore di spike non deve essere mascherato dalle operazioni logiche successive Electrical Masking Factor: dipende dal filtraggio elettrico delle porte a valle


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