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SVT upgrade SVT upgrade: a)E’ parte dei DAQ upgrades per aumentare “Trigger bandwidths” b)Tracce SVX only per migliorare il trigger di leptone inclusivo.

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1 SVT upgrade SVT upgrade: a)E’ parte dei DAQ upgrades per aumentare “Trigger bandwidths” b)Tracce SVX only per migliorare il trigger di leptone inclusivo DAQ upgrades a CDF: 6 M$ Chi saremo – Schedule AM 32kpat  128kpat Road Warrior Paola Giannetti – Gruppo I Lecce - 24 settembre 2003

2 SVT: Silicon Vertex Trigger XFT + SVX 4/4 (fino a 6/2003) XFT + SVX 4/5, more efficient Instead of XFT: –  1<  <1.5 e 1<  <2.5 New Functionalities:  + SVX 4/5, 1  1.5 e + SVX 4/5, 1  2.5 XFT tracks SVX hits

3 L2 Accept rate (Hz) L3 Accept rate 15 kHz (L2 proc. Time) 350 Hz (L3-EVB) Hz (L3-CSL) I limiti ai rate dei tre livelli di trigger L1 Accept rate (Hz) Dead Time 5% Time (sec) TDC (2132 k$) EVB (680 k$) L3 (631 k$) upgrade CSL (?k$) Offline (1M$) upgrade XFT (2227 k$) L2 (429 k$) SRC (Done) SVT (? K$) upgrade

4 Accurate deadtime model (ModSim) to understand DAQ upgrades DeadTime L1A rate (kHz) M. Schmidt 4/4 4/4 – 4/5 20 kHz 25 kHz 35 kHz 5% 1.Two SRCs in parallel 2.L2 processor upgrade 3.8  7 bit SVX digit  s in SVT proc.time 5.cut SVT tails above 27  sec BUT the recent use of 4/5 in SVT changes the conditions! 1.match piu’ debole 2.Ghost roads 3.5 layers: Pattern + larghi 27  sec Time (  s)

5 WHY 4/5? Signal Yields with 4/5 4/4 4/5 Marco Rescigno CSL review 6/23/ J/psi D0

6 Signal Yields in 4/5 Several studies: D0 peaks in RUN (4/4) and (4/5) (Rolf) EXPRESS_JPSI stream for 4/5 runs with svtsim emulation of 4/4 to get directly the yield increase of J/psi with both legs an SVT track BGEN MC with realistic simulation of B s  D s    Increase in signal yield match almost exactly the increase in L3 yield: S/B unchanged source4/44/5R D0 yield11.2 (nb)17.5 (nb) 1.55 ±0.06 J/psi yield Bs MC (Pt_b>5.5; |  _b|<1.3) 1.59 ±0.05 Bs MC after offline reconstructi on (Ivan F.) 1.58 Marco Rescigno CSL review 6/23/03 GAIN %

7 Tempi di processamento: come agisce l’upgrade ? Ricetta per velocizzare il tempo di esecuzione di SVT: 1.pattern piu’ sottili (AM grande)  meno fits. 2.Road Warrior per rimuovere i ghosts Hit Finders Merger Associative Memory Hit Buffer Track Fitter to Level 2 COT tracks fromXTRP 12 fibers hits roads hits x 12 phi sectors Sequencer raw data from SVX front end NUOVA AM piu’ grande Road Warrior

8 Annovi/Belforte 4/5 – upgraded 4/5 – 4/4 4/5 – 128kp – RW – All XFT svx Detector Ghosts Gli upgrade riportano la distribuzione dei tempi del 4/5 su quella del 4/4 !

9 4/5 SVT ha recentemente attivato il 4/5. Complessita’ e tempo di esecuzione sono aumentati. ROAD WARRIOR e AM ++ riportano il tempo di esecuzione a quello del 4/4 ! L1_TWO_TRK_PT2 B physics L1_TWO_TRK2_&_TWO _CJET5 Z  bb SVTconfiguration# of fits 32 kpatt 4/ kpat 4/5 (now) kpat 4/5 + RW kpat 4/5 + RW Detector ghost

10 Accurate deadtime model (ModSim) Ini_lum=32*10 30 Ini_lum= 17.5 *10 30 Ini_lum=22* kHz 4/5+SVTupgrade  4/4 4/4 4/5 now Ini_lum=44* /5+SVTupgrade+L2upgrade 16 M. Schmidt

11 Trigger di muoni in avanti (Annovi - Catastini – Cerri) 1<  <1.25 (FRONT) L1 ora: BMU*BSU(F)*XFT11 rate 4E31 L2: 0.7 Hz 1.25<  <1.5 (REAR) L1 ora: BMU*BSU(R)*TSU Rate 4E31 L2: 1.3 Hz TSU BMU 1.25<  <1.5 BSU(R) 1<  <1.25 BSU(F) Usiamo SVT*BMU*BSU per un unico trigger, senza bias in  ! Goal reiezione ~ leptoni pronti di alto Pt  solo 30kpatterns 95% efficiente per Pt>8 GeV e d0<500  m (ottima efficienza fino a 4 GeV). Implementiamo il 4/5. SVX

12 STUDIO del NUOVO TRIGGER Selection# eventi Z0 # eventi L1_BMU_REAR L1_MU match  <2.5º Pt>4 &  2 <  match Efficiency L2 sel Rejection L2 sel. 22 Qualita’ delle tracce SVX only: studio su dati e MC Efficienza selezione L2: studio tagli su dati Z0   Regezione del fondo: studio su dati selezionati da L1 ora

13 SVT:  2 <10; |MC  0 – SVT  0|<  Pt/Pt 2 =0.095  =0.008 QUALITA’ delle tracce SVX only? Limit:  = 0.002,  Pt/Pt 2 = 0.07 L1_MU data: offline vs SVT SVT  2 <10; |offl  0 – SVT  0|< %  effic.  effic.Pt effic,  match  matchPt match J/Psi: MC vs SVT  =0.007  Pt/Pt 2 =0.08 MC  -SVT  MCPt-SVTPt MCCRV-SVTCRV c(SVT)- c(offl)  (SVT)-  (offl)

14 Scegliamo il trigger di livello 2: quali tagli? Z0->  data : Pt>4 &  2 <10 Pt>4 &  2 <10+|  BMU–  0 SVT|< 5 O  0 offl vs  BMU  0 SVT vs  BMU 5o5o  BMU–  0 offl  BMU–  0 SVT CUT Z0 eff ~ 50%  BMU–  0 offl (best)  BMU–  0 SVT (best) L1 MU data Per stimare la reiezione  matching cut  0 offl vs  BMU  0 SVT vs  BMU  BMU–  0 offl (best)  BMU–  0 SVT (best) Reiezione fondo ~ 22

15 Conclusioni L’upgrade di SVT permettera’ un raddoppio della banda passante di L1 ed e’ parte fondamentale del DAQ upgrade. L’uso di tracce SVX only permette un trigger inclusivo di muoni in avanti e di abbassare le soglie di trigger per gli elettroni nel plug.

16 Pisa: Annovi dottorando(100%) Bardiingegnere - art. 23(100%) Dell’Orsoprof. Associato(100%) Giannettidirigente di ricerca(100%) Spinella assegnista INFN(50%) Ferrara: Damiani assegnista(10%) Sartoriassegnista(50%) Tripiccioneprof. Ordinario(10%) Cottatecnologo(10%) Chiozzitecnico (20%) “A Standard Cell based Content-Addressable Memory System for Pattern Recognition” A. Cisternino et al., CERN/LHCC/98-36

17 TEMPI DI REALIZZAZIONE Nuova AM-board: inizio estate 2004 ( Pisa ) durante estate 2004: test con FPGA ( Pisa ) Progetto prototipo AM-chip: luglio 2004 ( Ferrara-Pisa ) consegna chip ~2 mesi – disponibile ad ottobre. Nuova LAMB: montare nuovo AM-chip a ottobre 2004 (Pisa) test del chip + scheda: ottobre – dicembre 2004 ( Pisa-Ferrara ) produzione: inizio 2005 ( Pisa-Ferrara ) installazione: estate 2005 ( Pisa-Ferrara ) Altri DAQ/Trigger upgrade: previsti nel 2006 RUN Multiprojects di Europractice: nel 2003 tutti i mesi eccetto luglio e Dicembre Road Warrior : fattibilita’ in Pulsar  S. Belforte (~60 k$ Fermilab) messa in opera entro fine 2003  F. Spinella

18 SVT Backup slides backup slides

19 ………………. L1 accept rate of 30kHz appears to be achievable –Two SRCs, 7-bit digitization –SVT improvements –L2 upgrade L2 peak rate limited by Event-builder –Current limit ~350 Hz –EVB group: 450 is possible- TDC improvements coming Will keep up at high luminosity Level 3 Limitations – Input: CPU power ….. – Output: Logging Rate…… J. Lewis CDF CSL Review 23 June 2003 Il tempo morto (< 5%) genera limiti alla banda passante dei 3 livelli

20 Level 30 cm -2 sec -1 Two Major Components –Calorimeter Triggers: Jets, electrons, photons, etc. ~4-5 kHz In SVT : L1_JET10_&_  ET90 (Higgs multijet) L1_TWO_TRK2_&_TWO_CJET5 (Z  bb) L1_MET15_&_TWO_TRK2 (Higgs Z  ~2 kHz L1_TWO_TRK10_DPHI20 (Di TAU exotic) L1_EM8(Gamma + bjet) L1_CEM4_PT4 (B electron) L1_CMUP6_PT4(B muon) –Hadronic B Decays: Two XFT tracks~11-12 kHz Using three classes of B triggers –Scenario A p T >2, p T,1 +p T,2 >5.5, opp. charge,  <135  DPS for safety only –Scenario C p T >2.5, p T,1 +p T,2 >6.5, opp. charge,  <135  DPS –Low PT p T >2,  <90  Heavy DPS, saturate bandwidth Not considered for long-term J. Lewis CDF CSL Review 23 June 2003

21 With baseline cuts, saturate bandwidth at ~7e31 if 30 kHz Level 2 Predictions CSL Bandwidth: Aggressive Trigger Model To stay below 21Mb/s Some physics losses TDC (2132 k$) EVB (680 k$) L3 (631 k$) upgrade CSL (?k$) Offline (1M$) upgrade XFT (2227 k$) L2 (429 k$) SRC (Done) SVT (? K$) upgrade J. Lewis CDF CSL Review 23 June 2003

22 Year chip boards devel. Total 2003? 120 kE10 kE(test b.) 5 kE 135 kE kE (protot.) 30 kE 40 kE kE40 kE (produc.)60 kE 153 k Ferrara Pisa Road Warrior e’ pagato da USA: sottratti i 35 kE corrispondenti nel 2005 (grazie Stefano!)

23 Level 2 Operation Approximate Timing Diagram Ready to load next event

24

25 3D info from SVT 6 electrical barrels Z Due categorie di tracce SVT: 1.(Dz=0) Tracce che entrano escono dallo stesso barrel 2.Tracce che attraversano i barrel. Conosciamo il sengo di . Una traccia SVT corrisponde ad una traccia offline se Dz=0 oppure se Dz ha lo stesso segno di .

26 Camere dei MU (BMU) + scintillatori esterni (BSU)  T1< Thr.  T2< Thr. L1 Trigger: (  T1< Thr. OR  T2< Thr.) AND BSU BSU

27 Come migliorare il fattore di reiezione per il trigger di  Migliorabile con semplici accorgimenti aggiuntivi: 1.Uso dell’informazione di hadron timing 2.Riduzione della finestra temporale per gli scintillari BSU e TSU 3.Usare il beam constraint per il track fitter Migliora la risoluzione in Pt Riduce il numero delle tracce false

28 Z0 TRIGGER STUDY

29 5 GeV Higgs  bb (mass = 110 GeV) Z0 ha efficienze minori (mass = 90 GeV)

30 RUN IB Minimum Bias events

31 Why 4/5 is more complex? 5/5 4/5 This road share all hits with the 5/5. It’s a ghost. NOW pattern recognition with 5 SVX layers uses larger patterns w.r.t. 4 SVX layers More fake roads and more hits inside roads Solution: More AM  thinner patterns  reduce fakes Ghosts are 60-70% of 4/5 roads. Removing them speeds up 4/5 processing time. These 3 roads share all hits. Two are ghosts. 4/5 4/54/5

32 Sorgenti di inefficienza per  da Z0 Ineff % Silicon & clustering 15 wedge crossing10 AM coverage5  2 cut 5 Pt cut7 ,  match 6

33 Tracking in 2 steps: find Roads, then find Tracks inside Roads Full Resolution Hits use most significant bits only Road Super Bin Super Pattern

34 Dedicated device-maximum parallelism: each pattern has its private hardware to compare with the event. Roads search during detector readout The Event... The Pattern Bank TRACKING WITHPATTERN MATCHING The Associative Memory (AM) Bingo scorecard

35 SVX only  2 distribution


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