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POLITECNICO DI MILANO Analisi di impatto delle macro hardware per specifiche di sistemi riconfigurabili FPGA-independent Carlo Di Federico - Matricola.

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Presentazione sul tema: "POLITECNICO DI MILANO Analisi di impatto delle macro hardware per specifiche di sistemi riconfigurabili FPGA-independent Carlo Di Federico - Matricola."— Transcript della presentazione:

1 POLITECNICO DI MILANO Analisi di impatto delle macro hardware per specifiche di sistemi riconfigurabili FPGA-independent Carlo Di Federico - Matricola n Roberto Gonella - Matricola n Relatore: Prof. Francesco Bruschi Correlatore: Ing. Marco Domenico Santambrogio

2 2 Lutilizzo di Virtual Hardware può risolvere questo problema introducendo però perdita nella fase di designObiettivi Utilizzo di RPM per rendere la specifica portabile sulle diverse architetture Limplementazione sul dispositivo è dipendente dallarchitettura di riferimento

3 3 Indice Analisi della tecnologia FPGA e processo di sviluppo Stato dellarte della virtualizzazione hardware Soluzione proposta : utilizzo di Relationally Place Macro Esempio implementativo : 32bit Full Adder Esempio implementativo complesso : Filtro FIR di ordine 10 Conclusione e sviluppi futuri

4 4 Tecnologia FPGA FPGA : Field Programmable Gate Array Processo di sintesi su dispositivo CLBSLICE

5 5 Stato dellarte-1 VHBC : Virtual Hardware Bytecode Bytecode intermedio eseguito direttamente dalla Macchina Virtuale Pregi : Difetti: Difetti: VHM implementato in VHDL Supporto riconfigurabilità parziale Parallelismo in fase di esecuzione I risultati disponibili sono limitati ad una sola FPGA Subset UML 2.0 Progettazione della specifica in UML 2.0 ed eseguita da Abstract Execution Platform (AEP) LAEP è sviluppato per un solo tipo di FPGA Istruction set deriva dal Motorola 68K Specifica direttamente eseguibile

6 6 Stato dellarte-2 Compilazione Just-in-Time Compilazione dinamica del codice sorgente un attimo prima dellesecuzione Pregi : Difetti: Difetti: Utilizzo dellalgoritmo di routing Riverside On–Chip Router Riconfigurabilità dinamica Limplementazione è basata su un modello logico (SCLF) e non su una FPGA reale Virtual Framework per la riconfigurazione in rete Generazione del bitstream utilizzando astrazione FPGA e riconfigurabilità remota Il Model Converter è condizione necessaria Processo lungo e dispendioso Permette la riconfigurazione via rete Utilizzo di template per la generazione del bytecode

7 7 Soluzione Proposta Utilizzo delle Relationally Placed Macro per specifiche portabili Vantaggi: Descrizione VHDL astratta RPM implementate come desiderato ? Analisi a 360° delle prestazioni: Tempi di implementazione Prestazioni circuitali Prestazioni temporali Impatto sullarea Portabilità valutata utilizzando 4 diverse FPGA

8 8 Primo esempio implementativo : 32bit Full-Adder La descrizione VHDL gerarchica si sviluppa su sette livelli La descrizione VHDL con RPM introduce le black-boxes Tutte le macro utilizzano come primitiva il 4bit Full-Adder per minimizzare il numero di CLB

9 9 Esempio implementativo : 32bit Full-Adder, Risultati In termini di area Risparmio di 1/3 del numero di CLB e del numero di LUTs: si risparmia area ma si risparmiano anche componenti Il risparmio è indipendente dalla complessità della RPM In termini di prestazioni temporali Nel caso peggiore i ritardi rimangono uguali Con RPM 4bit si ha risparmioCon RPM 4bit si ha risparmio Con RPM 32bit i ritardi rimangono invariatiCon RPM 32bit i ritardi rimangono invariati In termini di tempo di implementazione Si ha un aumento solo del tempo di piazzamento Risultati su Virtex-II Pro VP30 Landamento dei risultati è condiviso da tutte le FPGA

10 10 Esempio implementativo complesso : Filtro FIR di ordine 10 Si è scelto il FIR perchè VHDL gerarchico 8 istanze di RPM 4bit Full-Adder 4 istanze di RPM 8bit Full-Adder 2 istanze di RPM 16bit Full-Adder 1 istanza di RPM 32bit Full-Adder Implementazioni del sommatore Composto da istanze di 32bit Full-Adder : utilizzo intensivo di RPM

11 11 Esempio implementativo complesso : Filtro FIR, risultati In termini di area Risparmio del 40% del numero Slice e LUT occupate: Il risparmio è indipendente dalla complessità della RPM In termini di prestazioni temporali Non si hanno peggioramenti significativi nelle prestazioni temporali quando non si mantiene la gerarchia si hanno dei guadagni In termini di tempo di implementazione Si ha un aumento solo del tempo di piazzamento, Se si ottimizza l Area questo aumento si dimezza Utilizzando la RPM 16 si ha un ritardo totale compreso tra le 2-3 volte

12 12 Conclusioni e Sviluppi Futuri Conclusioni Le RPM permettono di Definire specifiche altamente portabili e astratte Possibilità di compiere stime ad alto livello area, potenza e consumi Risparmio in area Non di peggiorano i ritardi computazionali Aumenta soltanto il tempo di piazzamento Possibili sviluppi futuri Sviluppo di un Placer ottimizzato per le RPM. Sviluppo di un Bitstream Generator in grado di associare a una RPM il relativo bitstream. La qualità dei risultati dipende dalla qualità delle RPM

13 13 DOMANDE ?


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